【正文】 s Rules of 1743 eradicated some of the barbarism by outlawing the hitting of a man when he was down, and the seizing of hair or the body below the waist, but they still permitted butting. Yet it was not the brutality of the prizering which brought its demise, but the corruption with which it became associated. The revival of the sport as boxing in late Victorian Britain saw several changes designed to render it more civilized. Although some of the old practices continued for a while — even the famous Queensbury Rules initially allowed endurance contests — by the turn of the century the general picture was one of boxing in gloves, limitedtime rounds, points decisions after a fixed number of rounds had elapsed, and weight divisions, though the latter have accentuated problems of dehydration as fighters struggle to ‘make the weight’. For much of the twentieth century the history of boxing has been one of crumbling resistance to changes intended to protect further the brains and bodies of participants. Between 1984 and 1993 eight boxers had died soon after fights in the UK?；?FPGA 的嵌入式系統(tǒng)設(shè)計(jì)，西安電子科技大學(xué)出版社， 2020。 [8]胡廣書。 [4]屈星，唐寧等。 此次的經(jīng)歷會(huì)使我終身受益，我感受到要是真真正正用心去做一件事情，是真正的自己學(xué)習(xí)和研究的過程，沒有學(xué)習(xí)就不可能有研究的能力，沒有自己的研究，就不 會(huì)有所突破。每一次遇到問題的時(shí)候心情都會(huì)有點(diǎn)低落，但是每一次經(jīng)過自己的努力解決好了問題就會(huì)感到十分的高興。回想這段日子的經(jīng)歷和感受，我感慨萬千，在這次畢業(yè)設(shè)計(jì)的過程中，我擁有了無數(shù)難忘的回憶和收獲。由于 Step模塊生成了一個(gè)階躍函數(shù)，故仿真結(jié)果為 IIR濾波器的階躍響應(yīng)，如圖 。如圖 IIR濾波器的相頻特性；圖 IIR濾波器的階躍響應(yīng)。 生成的 VHDL 代碼如圖 所示。 使用 DSP Builder 設(shè)計(jì) IIR 濾波器 4 階直接Ⅱ型 IIR 濾波器設(shè)計(jì) 在此需要設(shè)計(jì)一個(gè) 4階濾波器，給定濾波器的系統(tǒng)函數(shù)如下： 從系統(tǒng)函數(shù)我們可以提取各項(xiàng)系數(shù)如下： a0=1,a1=,a2=,a3=,a4=,b0=,b1=,b2=,b3=0,b4= 在 DSP Builder中，建立一個(gè)新模型，按照上述參數(shù)設(shè)計(jì)完成 4階 IIR濾波 器模型，如圖 。如圖 所示。 IIR 濾波 器具有無限長(zhǎng)的單位脈沖響應(yīng)，在結(jié)構(gòu)上存在反饋回路，具有遞歸性，即 IIR 濾波器的輸出不僅與輸入有關(guān)，而且與過去的輸出有關(guān)。 25 圖 16階低通 FIR濾波器 生成 VHDL 文件并用 Synplify 進(jìn)行綜合 （ 1） 雙擊 SignalCompiler， 對(duì)以上的設(shè)計(jì)模型進(jìn)行分析，選擇相應(yīng)的 芯片 ，將以上設(shè)計(jì)模塊圖文件 “ 翻譯 ” 成 VHDL 語言 ， 如圖 所示。 設(shè)計(jì)好的 16階 FIR 濾波器如圖 所示。 按上述流程，點(diǎn)擊 圖標(biāo)，完成 Simulink 文件（ *.mdl）到 VHDL 文件的轉(zhuǎn)換。濾波器就是尋求一個(gè)可實(shí)現(xiàn)的系統(tǒng)函數(shù) H(z)，使其頻率響應(yīng) H(ejω) 滿足所希望得到的頻域信號(hào)，也可以用卷積的形式來表示： y(n)=z(n)*h(n) FIR 濾波器參數(shù)選取 采用 Matlab 提供的濾波器專用設(shè)計(jì)工具 FDAtool 仿真設(shè)計(jì)的濾波器 ，可滿足要求的 FIR 濾波器幅頻特性，由于浮點(diǎn)小數(shù)在 FPGA 中實(shí)現(xiàn)得比較困難，且代價(jià)太大，因而需要將濾波器的系數(shù)和輸人數(shù)據(jù)轉(zhuǎn)化為整數(shù)，其中量化后的系統(tǒng)可以在 Matlab 主窗口中直接轉(zhuǎn)化，對(duì)于輸入數(shù)據(jù)，乘以 28的增益用 Altbus 控制位寬轉(zhuǎn)化為整數(shù)輸入。 乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作D S P 引擎F P G A 器件( 并 行 工 作 方 式 )1 個(gè) 時(shí) 鐘 并 行 操 作順序 ( 串行 ) 操作n 個(gè) 時(shí) 鐘傳統(tǒng) D S P 處 理 器( 順 序 工 作 方 式 )存 儲(chǔ) 器乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作 15 圖 基于 FPGA的系統(tǒng)級(jí)開發(fā)流程 頂層的開發(fā)工具就是 MATLAB /Simulink，整個(gè)開發(fā) 過程 程真正實(shí)現(xiàn)了自頂向下的設(shè)計(jì)流程，包括 DSP系統(tǒng)的建模、系統(tǒng)級(jí)仿真、設(shè)計(jì)模型向 VHDL 硬件描述語言代碼的轉(zhuǎn)換、 RTL 級(jí)功能仿真測(cè)試、編譯適配和布局布線、時(shí)序?qū)崟r(shí)仿真，直至對(duì) DSP 目標(biāo)器件的編程配置。而在順序執(zhí)行方面， FPGA 也比 DSP 處理器快，因?yàn)?FPGA 中可以使用各種狀態(tài)機(jī)，或使用嵌入式微處理器來完成，并且，每一順序工作的時(shí)鐘 周期中都能同時(shí)并 14 行完成許多執(zhí)行，而 DSP 處理器卻不能。 DSP 處理器的這種固定的硬件結(jié)構(gòu)特別不適合于當(dāng)前許多要求能進(jìn)行結(jié)構(gòu)特性隨時(shí)變更的應(yīng)用場(chǎng)合，即所謂面向用戶型的 DSP 系統(tǒng)，或可重配置型的 DSP 應(yīng)用系統(tǒng) (Customized DSP 或Reconfigurable DSP 等 )， 如軟件無線電、醫(yī)用設(shè)備、導(dǎo)航、工業(yè)控制等方面。 實(shí)現(xiàn)方案 目前濾波器的實(shí)現(xiàn)方法有三種：利用單片通用集成電路、 DSP 器件和可編程邏輯器件實(shí)現(xiàn)。其設(shè)計(jì)步驟是：先設(shè)計(jì)模擬濾波器得到傳輸函數(shù) Ha（ s），然后將 Ha（ s）按某種方法轉(zhuǎn)換成數(shù)字濾波器的系統(tǒng)函數(shù) H（ z）。為了能夠順利完成本次設(shè)計(jì)，安裝這三個(gè)軟件時(shí)需要注意的是： 雙擊 軟件安裝包 里的 setup，按提示步驟去安裝軟件，完成后還需要留意 license 是否匹配。 Altera Quartus II （ ）設(shè)計(jì) 軟件 是業(yè)界唯一提供 FPGA 和固定功能 HardCopy 器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。以往使用的 Matlab 工具僅僅作為 DSP 算法的建模和基于純數(shù)學(xué)的仿真，其數(shù)學(xué)模型無法為硬件 DSP 應(yīng)用系統(tǒng)直接產(chǎn)生實(shí)用的程序代碼，仿真 測(cè)試 的結(jié)果也往往是基于數(shù)學(xué)的算法結(jié)果。當(dāng)然，在實(shí)際應(yīng)用 8 中應(yīng)考慮經(jīng)濟(jì)上的要求以及計(jì)算工具的 條件等多方面的因素。 從設(shè)計(jì)工具看， IIR 濾波器可以借助于模擬濾波器的成果，因此一般都有有 效的封閉形式的設(shè)計(jì)公式可供準(zhǔn)確計(jì)算，計(jì)算工作量比較小，對(duì)計(jì)算工具的要求不高。 FIR 和 IIR 數(shù)字濾波器 的比較 首先，從性能上來說， IIR 濾波器傳輸函數(shù)的極點(diǎn)可位于單位圓內(nèi)的任何地方，因此可用較低的階數(shù)獲得較高的選擇性，所用的存貯單元少，所以經(jīng)濟(jì) 7 而效率高。例如，輸入信號(hào)中含有干擾，如果信號(hào)和干擾的頻帶互相重疊，則不能完成對(duì)干擾的有效濾除，這是需要采用另一類所謂的現(xiàn)代濾波器，例如維納濾波器、卡爾曼濾波器、自適應(yīng)濾波器等最佳濾波器。另外，由于有限字長(zhǎng)效應(yīng)會(huì)造成域設(shè)計(jì)值的頻率偏差、量化和運(yùn)算噪聲及極限環(huán)振蕩。頻域與時(shí)域均衡器也是一種濾波器，通信系統(tǒng)的傳輸媒介如明線、電纜等從特性看也是濾波器。 專 用的 DSP 器件 DSP 芯片較之單片機(jī)有著更為突出的優(yōu)點(diǎn)，如內(nèi)部帶有乘法器、累加器，采用流水線工作方式及并行結(jié)構(gòu)，多總線，速度快，配有適于信號(hào)處理的指令等。雷達(dá)信號(hào)的數(shù)字濾波器是當(dāng)今十 分活躍的研究領(lǐng)域之一。信源編碼、信道編碼、調(diào)制、多路復(fù)用、數(shù)據(jù)壓縮以及自適應(yīng)信道均衡等，都廣泛地采用數(shù)字濾波器，特別是在數(shù)字通信、網(wǎng)絡(luò)通信、圖像通信、多媒體通信等應(yīng)用中，離開了數(shù)字濾波器，幾乎是寸步難行。即利用專用數(shù)字硬件或在通用計(jì)算機(jī)上運(yùn)行軟件來產(chǎn)生語音；第三，語音識(shí)別。在所有的電子系統(tǒng)中，使用最多技術(shù)最復(fù)雜的要算數(shù)字濾波器了。上述這些信號(hào)大部分是擬信號(hào)，也有小部分是數(shù)字信號(hào)。 摘 要 數(shù)字濾波器是現(xiàn)代數(shù)字信號(hào)處理系統(tǒng)的重要組成部分之一，具有模擬濾波器所無法替代的新特性，因此在通信、語音與圖像處理、自動(dòng)控制等領(lǐng)域有著廣泛的應(yīng)用，它對(duì)于降低噪聲、提高信噪比及信號(hào)的頻譜純度等方面有著重要的意義。模擬信號(hào)是自變量的連續(xù)函數(shù)，自變量可以是一 維的，也可以是二維或多維的。數(shù)字濾波器的優(yōu)劣直接決定產(chǎn)品的優(yōu)劣。即用專用硬件或計(jì)算機(jī)識(shí)別人 講的話，或者識(shí)別說話的人；第四，語音增強(qiáng)。其中，被認(rèn)為是通信技術(shù)未來發(fā)展方向的軟件無線電技術(shù)，更是以數(shù)字濾波技術(shù)為基礎(chǔ)。 生物醫(yī)學(xué)信號(hào)處理 數(shù)字濾波器在醫(yī)學(xué)中的應(yīng)用日益廣泛，如對(duì)腦電圖和心電圖的分析、層析X射線攝影的計(jì)算機(jī)輔助分析、胎兒心音的自適應(yīng)檢測(cè)等。但是，由于它采用程序順序執(zhí)行，因此在一些要求高的實(shí)時(shí)性場(chǎng)合中的應(yīng)用受到制約。濾波器如系統(tǒng)一樣可分為三類：模 擬濾波器、采樣濾波器和數(shù)字濾波器。 數(shù)字濾波器的定義 所謂數(shù)字濾波器，是指輸入、輸出均為數(shù)字信號(hào)，通過一定運(yùn)算關(guān)系改變輸入信號(hào)所含頻率成分的相對(duì)比例或者濾除某些頻率成分的器件。這些濾波器可按照隨機(jī)信號(hào)內(nèi)部的一些統(tǒng)計(jì)分布規(guī)律，從干擾中最佳地提取信號(hào)。但是這個(gè)高效率是以相位的非線性為代價(jià)的。 FIR 濾波器設(shè)計(jì)則一般沒有封閉形式的設(shè)計(jì)公式。 數(shù)字濾波器的設(shè)計(jì)要求和方法 濾波器的指標(biāo)常常在頻域給出。而以往的 FPGA 所需要的傳統(tǒng)基于硬件描述語言的設(shè)計(jì)因考慮了 FPGA 硬件的延時(shí)與 VHDL 遞歸算法的銜接，以及補(bǔ)碼運(yùn)算和乘積結(jié)果截取等問題，所以相當(dāng)繁瑣。工程師使用同樣的低價(jià)位工具對(duì) Stratix FPGA 進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì) HardCopy Stratix 器件用于批量成品。 即打開 Quartus II 軟件 的 License Setup 界面 ， 勾上 “Use LM_LICENSE_FILE variable” ，使用 LM＿ LICENSE＿ FILE 環(huán)境變量來指定license。這一類方法相對(duì)容易一些，這是因?yàn)槟M濾波器設(shè)計(jì)方法已經(jīng)很成熟，它不僅有完整的設(shè)計(jì)公式，還有完善的圖表供查閱；另外，還有一些典型的濾波器類型可供我們使用。 1） 單片通用集 成電路 目前 針對(duì) DSP 算法的集成電路器件主要是 ASSP 和 ASIC，它們均是半定制 13 集成電路，故在性能指標(biāo)、工作速度和可靠性上具有不可比擬的優(yōu)勢(shì) 。至于在滿足速度要求方面，由于采用了順序執(zhí)行的 CPU 架構(gòu)， DSP 處理器則更加不堪重負(fù)。就靈活性而言， FPGA 的靈活性遠(yuǎn)勝于ASIC/ASSP，也勝于 DSP 處理器。整個(gè)設(shè)計(jì)流程將系統(tǒng)描述和硬件實(shí)現(xiàn)有機(jī)地融為一體，充分顯示了現(xiàn)代電子設(shè)計(jì)自動(dòng)化開發(fā)的特點(diǎn)與優(yōu)勢(shì)。 16 階 FIR 濾波器 17 模型的建立 根據(jù) FIR 濾波器原理，可以利用 FPGA 來實(shí)現(xiàn) FIR 濾波電路。轉(zhuǎn)換完成后，在“ Messages”信息提示框中會(huì)顯示。 圖 16階直接 I型 FIR濾波器模型 21 用 MATLAB 的濾波器設(shè)計(jì)工具 計(jì)算 FIR濾波器的系數(shù) （ 1）濾波器指標(biāo) 若需要 設(shè)計(jì)一個(gè) 16 階的 FIR 低通 濾波器（ h(0)=0） ,給定的參數(shù)如下： 采樣頻率 Fs 為 48kHz，濾波器 Fc 為 ； 輸入序列位寬為 9位（最高位為符號(hào)位） 。 圖 生成的 VHDL文件 （ 2）使用 Synplify 進(jìn)行綜合 在 SignalCompiler 窗口，選擇“ Synthesis”下拉框中的“ Synplify”項(xiàng)，如圖 ，即選用 Synplify 對(duì)生成的 VHDL 代碼進(jìn)行綜合。 將上式展開得出 y(n)表達(dá)式為： 在零初始條件下，對(duì)上式進(jìn)行 z變換，得到： 設(shè) N=M，則傳遞函數(shù)為： 上式可寫成： 上式具有 N個(gè)零點(diǎn) 和 N 個(gè)極點(diǎn) 。共使用了 4 個(gè)延遲單元 ( )。 31 圖 4階 IIR濾波器模型 建立 IIR濾