復(fù)雜可編程邏輯器件-免費(fèi)閱讀
【正文】 (4) 有靈活多樣的邏輯結(jié)構(gòu) ， 可滿足各種數(shù)字電路系統(tǒng)設(shè)計(jì)的需要 。 n個(gè) LUT產(chǎn)生兩個(gè)輸入信號(hào) Ai、 Bi和進(jìn)位信號(hào)的和 ，并將和送到 LE的輸出端；同時(shí)進(jìn)位鏈產(chǎn)生一個(gè)進(jìn)位信號(hào) ， 直接送到高 1位的進(jìn)位輸入端 。 EPF10K20邏輯單元有 4種工作模式 ， 即 正常模式 、 運(yùn)算模式 、 加 /減計(jì)數(shù)模式 和 可清除的計(jì)數(shù)模式 ， 每種模式對(duì) LE資源的使用不同 。 EPF10K20帶有 6個(gè) EAB、 144個(gè) LAB和 1152個(gè)邏輯單元 ，最大 I/O數(shù)目為 189， 嵌入陣列塊 EAB可提供 12288位存儲(chǔ)器 。 (3) 通用互連矩陣 （ UIM） UIM從每個(gè)宏單元的輸出端 、 I/O引出端和專(zhuān)用輸入引出端上輸入信號(hào) ， 通過(guò)無(wú)限制的交叉開(kāi)關(guān)對(duì) FB產(chǎn)生 21個(gè)輸出 ， 對(duì)FFB產(chǎn)生 24個(gè)輸出 。 各 FB通過(guò) UIM連接 ， 每個(gè) FB可以從 UIM接收 21個(gè)信號(hào) ， 還可以從快速外輸入引出端得到 3個(gè)信號(hào) 。接收所有來(lái)自專(zhuān)用輸入和輸入到中央開(kāi)關(guān)矩陣的信號(hào) ， 并將它們送到各 GAL 塊 。 可提供多位片內(nèi)存儲(chǔ)器 。 每 16個(gè)宏單元組成一組 ， 構(gòu)成一個(gè)靈活的邏輯陣列模塊LAB。各區(qū)之間可通過(guò)幾種結(jié)構(gòu)的 可編程全局互連總線 連接 。 CPLD的基本結(jié)構(gòu) 邏輯圖 １ ． 共享相鄰乘積項(xiàng)和結(jié)構(gòu) 每個(gè)邏輯單元中含有兩個(gè) 或 項(xiàng)輸出 ， 而每個(gè) 或 項(xiàng)均由固定的幾個(gè)乘積項(xiàng)輸入 。 它們與邏輯宏單元相配置 ， 可實(shí)現(xiàn)多種邏輯電路結(jié)構(gòu) 。 采用通用互連矩陣 UIM進(jìn)行器件內(nèi)部邏輯連接 ， 可保證所有連接路徑延遲時(shí)間相同 。 每 8個(gè) LE組成一組 ， 構(gòu)成一個(gè) LAB。 輸入 /輸出單元 IOC可編程為輸入 、 輸出和雙向模式 。 1 ≥1 ≥1 1 C1 Q C1 1D/1T Q 1D/1T 宏單元 N+1 S/R 宏單元 N 快速時(shí)鐘 來(lái)自前面宏單元 單個(gè)乘積項(xiàng)輸出 可提供 8～ 36個(gè) 乘積項(xiàng)和輸出 圖 8311 快速功能模塊 乘積項(xiàng)的擴(kuò)展 每個(gè)宏單元的乘積項(xiàng) 或 門(mén)可以利用快速功能模塊的乘積項(xiàng)分配電路被擴(kuò)展 ， 提供乘積項(xiàng)分配的靈活性 。 圖 8313 ALU原理圖 =1 ≥1 函數(shù) 發(fā)生器 D1 D2 進(jìn)位鏈控制 進(jìn)位輸入 去宏單元 觸發(fā)器 進(jìn)位輸出 乘積項(xiàng) 和 D1 乘積項(xiàng) 和 D2 或非 或 與非 與 反輸入 反輸入 原輸入 原輸入 或非 或 與非 與 異或非 異或 邏 輯 功 能 邏 輯 功 能 21DD ?2D? 2D?1 21D ? 2? 21 DD ?2??2 21D ? 2D?表 832 2輸入函數(shù)發(fā)生器邏輯功能 ALU有兩種編程模式 ， 即 邏輯編程模式 和 算術(shù)編程模式 。 ２ ． 應(yīng)用舉例 例 84 用 XC7354器件實(shí)現(xiàn)一個(gè) 4位超前進(jìn)位加法器 。 LE產(chǎn)生兩個(gè)輸出 ， 可獨(dú)立進(jìn)行控制 。 每個(gè) EAB的輸入與行互連通道相連 ， EAB輸出驅(qū)動(dòng)行互連通道或列互連通道 ， 未使用的行互連通道可由列互連通道驅(qū)動(dòng) 。 CPLD的主要性能特點(diǎn)： (1) 可進(jìn)行多次編程 、 改寫(xiě)和擦除 。 返回 PIA LAB B I/O 控制塊 I/O 引出端 ... LAB D I/O 控制塊 I/O 引出端 ... LAB A I/O 控制塊 I/O 引出端 ... LAB C I/O 控制塊 I/O 引出端 ... ... ... ... ... 輸入 /全局時(shí)鐘 輸入 /使能 /全局時(shí)鐘 輸入 /使能 輸入 /全局復(fù)位 圖 835 多陣列矩陣 MAX結(jié)構(gòu) 返回 EAB EAB IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE ... IOE IOE ... IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE IOE ... IOE IOE ... 邏輯陣列 邏輯陣列塊 LAB 邏輯單元 局部互連通道 LE 嵌入陣列 嵌入陣列塊 邏輯陣列 行互連通道 列互連通道 I/O單元 圖 836 靈活邏輯單元陣列 FLEX結(jié)構(gòu) 返回 輸出布線區(qū) ORP 全局布線區(qū) GRP CDN 大塊 C 大塊 B 大塊 A 大塊 D 輸入 /輸出
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