計算機(jī)組成原理第五章中央處理器一課件-免費(fèi)閱讀
【正文】 畫出存數(shù)指令“ STA R1，（ R2） ” 的指令周期流程圖，其含義是將寄存器 R1的內(nèi)容傳送至（ R2）為地址的主存單元中。 30 000 006 31 40 存和數(shù) 地 址 總 線 ABUS JMP 21 數(shù) 據(jù) 總 線 DBUS MDR JMP 21 IR 指令 譯碼器 操作控制器 時序產(chǎn)生器 時鐘 狀態(tài) 反饋 指令寄存器 MAR … 微操作控制信號 算術(shù)邏輯單元 累加器 程序計數(shù)器 地址寄存器 數(shù)據(jù)緩沖 寄存器 存 儲 器 CPU ① ② +1 ③ ④ ⑤ 加圖： 取出 JMP 指令 ALU 000 006 000 021 PC 000 021 地址 指令或數(shù)據(jù)內(nèi)容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21 166。 30 000 006 31 40 存和數(shù) 地 址 總 線 ABUS STA 40 數(shù) 據(jù) 總 線 DBUS MDR STA 40 IR 指令 譯碼器 操作控制器 時序產(chǎn)生器 時鐘 狀態(tài) 反饋 指令寄存器 MAR … 微操作控制信號 算術(shù)邏輯單元 累加器 程序計數(shù)器 地址寄存器 數(shù)據(jù)緩沖 寄存器 存 儲 器 CPU ② +1 ③ ④ ⑤ 加圖： 取出 STA 指令 ALU 000 006 000 023 PC 000 040 地址 指令或數(shù)據(jù)內(nèi)容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21 166。 30 000 006 31 40 存和數(shù) ② 地 址 總 線 ABUS CLA 數(shù) 據(jù) 總 線 DBUS MDR CLA IR 指令 譯碼器 操作控制器 時序產(chǎn)生器 時鐘 狀態(tài) 反饋 指令寄存器 MAR … 微操作控制信號 算術(shù)邏輯單元 累加器 程序計數(shù)器 地址寄存器 數(shù)據(jù)緩沖 寄存器 存 儲 器 CPU ① C（清 AC） 圖 CLA指令 執(zhí)行階段 ADD指令的指令周期 —— 需要訪問內(nèi)存去取數(shù) 并要執(zhí)行加法指令 ADD 30的功能： ? （ AC） +（ 30） → AC 取指令 PC+1 指令譯碼 送 操作數(shù) 地址 取出 操作數(shù) 執(zhí)行加 法操作 開始 取下條 指令 PC+1 取指令周期 執(zhí)行周期 1 執(zhí)行周期 2 FETCH EXE1 EXE2 一個 CPU周期 一個 CPU周期 一個 CPU周期 ADD指令周期 ALU 000 000 000 021 PC 000 021 ① 地址 指令或數(shù)據(jù)內(nèi)容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21 166。 166。不同指令周期中機(jī)器周期的種類和數(shù)量可能不同。 ?微機(jī)的控制臺。 四、時序部件 ?產(chǎn)生計算機(jī)工作過程中需要的各種時序信號，送給操作控制部件。 四、數(shù)據(jù)加工 ?以上三項功能都是指 CPU中控制器的功能，而數(shù)據(jù)加工處理是中 CPU運(yùn)算器的功能。 ?控制器實施控制的方法：發(fā)出一系列有嚴(yán)格時序的操作控制信號。 ?∴ 控制器除了指令控制外，還要針對每一條指令給出相應(yīng)硬件完成各個微操作所需要的微操作控制信號。 二、指令寄存器 IR（ Instruction Register） ?用來存放從存儲器中取出的待執(zhí)行指令。 六、中斷系統(tǒng) 中斷系統(tǒng)是軟硬件的綜合系統(tǒng)，用來處理計算機(jī)中出現(xiàn)的一些不可預(yù)知的事件。 指令譯碼器 ID 指令寄存器 IR 程序計數(shù)器 PC 操作控制 部件 （微操作 控制信號的 產(chǎn)生部件） 時序部件 操作控制臺 中斷系統(tǒng) 地址形成邏輯 運(yùn)算器的 微操作 控制信號 主存或 I/O 端口的微操 作控制信號
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