基于fpga的開關(guān)磁阻電機調(diào)速系統(tǒng)的設(shè)計畢業(yè)設(shè)計-免費閱讀
【正文】 （4）能量回饋制動：當采用有源逆變技術(shù)控制電機時，將制動時再生電能逆變?yōu)榕c電網(wǎng)同頻率同相位的交流電回送電網(wǎng)，并將電能消耗在電網(wǎng)上從而實現(xiàn)制動。機械制動是通過機械裝置來卡住電機主軸使其減速，如電磁抱閘、電磁離合器等電磁鐵制動。在調(diào)試函數(shù)過程中，出現(xiàn)的誤差相對較大并且不穩(wěn)定，為此，在對讀取的15組數(shù)據(jù)當中，首先進行一個排序處理，按照讀取速度值的大小，從小到大依次排序。倍頻信號高電平期間使能計數(shù)器，對固定頻率的時鐘進行計數(shù)，低電平期間進行速度值的計算（除法運算），最后得到速度值。/360176。當執(zhí)行機構(gòu)需要的控制量是增量，而不是位置量的絕對數(shù)值時，可以使用增量式PID控制算法進行控制。其原理是：三角波發(fā)生器的值小于比較值時，輸出低電平，高于比較值時輸出高電平，如圖所示。圖8 基于SOPC的嵌入式系統(tǒng)結(jié)構(gòu)、FPGA的NIOS處理器的定制本設(shè)計系統(tǒng)主要應(yīng)用到Altera公司的FPGA芯片EP3C40F484C8內(nèi)部所嵌入的NIOS ii軟核CPU、定時器2個、鎖相環(huán)（PLL）、PIO口、RAM和ROM幾個模塊，其中NIOS與FPGA內(nèi)部電路進行數(shù)據(jù)交換的主要是PIO口，通過PIO口可以控制PWM模塊的使能及輸出，讀取速度計算電路模塊的計算結(jié)果，PID調(diào)節(jié)的信號的輸入等。由于光耦合器輸入輸出間互相隔離，電信號傳輸具有單向性等特點，因而具有良好的電絕緣能力和抗干擾能力。在本設(shè)計中所需要是四相不對稱半橋，所以只需要連接TX21,TX11和TX41，TX31就能組成四相不對稱半橋。圖 1開關(guān)磁阻電機調(diào)速系統(tǒng)（一） 硬件設(shè)計原理圖、FPGA開發(fā)板原理圖FPGA開發(fā)板頂層原理圖主要由JTAG接口、主板數(shù)碼管、發(fā)光二極管、鍵盤電路VGA電路、RS232電路接口、電源電路模塊、時鐘及時鐘分頻電路組成。如圖2所示，F(xiàn)PGA開發(fā)板頂層的接口電路的分配關(guān)系。此模塊在本設(shè)計中有著至關(guān)重要的作用，通過PWM脈沖功率橋的驅(qū)動模塊來控制IGBT的導通與關(guān)斷從而能達到讓電機運轉(zhuǎn)目的。也是實現(xiàn)弱電對強電的控制的重要部件，所以采用光電隔離輸出PWM波可以避免外界信號干擾FPGA ，避免了電磁對FPGA程序的干擾，導致的程序跑飛現(xiàn)象，提高了系統(tǒng)的可靠性。本系統(tǒng)的定制原理圖如圖9所示：圖9 開關(guān)磁阻電機NIOS系統(tǒng)2．鎖相環(huán)倍頻、分頻電路鎖相環(huán)電路系統(tǒng)構(gòu)成主要是由Altera公司的FPGA內(nèi)部所包含的免費的IP核，通過ALT_PLL鎖相環(huán)IP核可以很容易地實現(xiàn)分頻和倍頻的功能，只需要通過設(shè)置Pll內(nèi)的相關(guān)參數(shù)即可。其中，三角波作為載波，比較值寄存器的值作為調(diào)制，可以根據(jù)需要改變PWM脈沖的寬度。 增量式PID控制算法可以通過式（59）推導出。,單位r；是該路信號上升沿和下降沿之間經(jīng)過的時間差，單位min；是計數(shù)器的時鐘頻率；由于測速范圍為256~2047r/min，當n=2048r/min時，計數(shù)值N=256，系統(tǒng)能正常運行。圖16 電機轉(zhuǎn)速計算模塊 基于N
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