基于vhdl語言與eda交通燈控制器設(shè)計-畢業(yè)論文-免費閱讀
【正文】 通過大量閱讀資料，我拓寬了自己的知識面，并懂得將所學(xué)知識融會貫通到實踐中去。結(jié)果證實調(diào)試成功!5結(jié)束語通過的緊張工作，完成了我們的設(shè)計任務(wù)——用VHDL設(shè)計交通燈控制器。END IF。BEGIN PROCESS (S,M)BEGIN IF M =39。信號燈顯示模塊的源文件程序為：LIBRARY IEEE。END CASE。 ——掃描LED顯示管ELSE SL=SL+1。 LED1,LED2,LED3,LED4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END JTD_1。 BTI(7 DOWNTO 4)=BTI(7 DOWNTO 4)。 ATI(7 DOWNTO 4)=ATI(7 DOWNTO 4)1。 BTI=BGT。 PROCESS (CLK,M,S)BEGIN IF M = 39。SIGNAL ART,AGT,AYT : STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。END IF。 S: OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。3 模塊設(shè)計及仿真 頂層文件的設(shè)計圖2 頂層原理圖 頂層原理圖設(shè)計可以依據(jù)系統(tǒng)框圖進(jìn)行，由反饋控制，倒計時，數(shù)碼管顯示，信號燈顯示模塊（jtd ctrl，jtd time，jtd xs，jtd light）五部分組成。當(dāng)M = 39。將四個模塊再分別用VHDL語言編寫成，做成原理圖模塊，用原理圖輸入法做整個設(shè)計的頂層文件。緊急狀態(tài)解除后，重新計時并指示時間。交通燈控制器設(shè)計, 系統(tǒng)地闡述了用FPGA/CPLD實現(xiàn)數(shù)字電路的設(shè)計過程, 展示了FPGA/CPLD的強(qiáng)大功能和非凡特性。但此方案編寫復(fù)雜且困難，開發(fā)時間較長。總體框圖：圖 1 總體結(jié)構(gòu)圖 交通燈原理分析當(dāng)M = 39。南北、東西方向的紅綠燈按表一表二變化。USE 。139。狀態(tài)控制模塊的仿真波形圖如圖4所示：圖 4 狀態(tài)控制模塊的仿真波形圖 （jtd time）的設(shè)計倒計時模塊用來設(shè)定A和B兩個方向計時器的初值，并為數(shù)碼管顯示模塊提供倒計時時間。END JTD_TIME。BRT=X45。EVENT AND CLK=39。 END CASE。IF BTI/=X01 THEN ——B方向（南北方向）倒計時IF BTI(3 DOWNTO 0)=0000 THEN BTI(3 DOWNTO 0)=1001。END PROCESS。USE 。EVENT AND CLK1K =39。 WHEN 01=OU2=BT(7 DOWNTO 4)。LED4=OU4。 ABL :OUT STD_LOGIC_VECTOR(5 DOWNTO 0))。 WHEN 10=LT=010100。下載后，結(jié)果顯示正確，六個信號燈依次為東西方向的紅綠黃和南北方向的
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