【正文】 end case。2 when 0011 = q3=0000110。 use 。7 when 1000 = q3=0000000。 architecture Behavioral of decoder is begin process(seg) begin case seg is 27 when 0000 = q3=0000001。 end Behavioral。 4 when 0101 = q3=0100100。 entity decoder is Port (seg:in std_logic_vector(3 downto 0 )。9 when others = q3=1111111。1 when 0010 = q3=0010010。 use 。139。 when 0000111111=q=1100011011001100。 en=39。139。 when 1101111011=q=0011100100110011。 en=39。139。 when 0000000011=q=1100110011001100。 en=39。139。 when 0000100110=q=0011001101100110。 en=39。139。 when 1101100010=q=1001110010011001。 en=39。139。 when 0000101101=q=0110011011000110。 en=39。139。 when 1010011001=q=1001100110011001。 en=39。139。 when 0101111100=q=1100110011001100。 en=39。139。 when 0000000100=q=0011001100110011。 en=39。139。 when 1010000000=q=1001110011001100。d5amp。 q : out std_logic_vector(0 to 15))。 end if。139。 狀態(tài) 4，將待發(fā)數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換 when x_stop= 狀態(tài) 5，停止位發(fā)送狀態(tài) if xt16=01111 then if xmit_cmd_p=39。 end if。 else xt16:=xt16+1。139。 begin if resett=39。 txd_done:out std_logic)。 library IEEE。139。 architecture Behavioral of baud is begin process(clk,resetb) variable t:integer。 qua=quan。 quantity。 signal ram :ram_type。 use 。 經(jīng)濟(jì)性分析： 為了獲得較高的性能價(jià)格比，設(shè)計(jì)電子點(diǎn)菜系統(tǒng) 時不能盲目的追求高 級的復(fù)雜的方案。 飯店電子點(diǎn)菜系統(tǒng) 最主要的功能實(shí)現(xiàn)均以該設(shè)計(jì)方法來實(shí)現(xiàn)。 并已由單機(jī)處理的簡單模式逐步向多種硬件技術(shù)相互融合，大批量采集、處理信息，為 顧客提供快捷、方便的高水準(zhǔn)服務(wù)，給飯店經(jīng)營決策者提供了可靠信息的綜合管理模式轉(zhuǎn)化。 12 等 待檢 測接 收 0 ?接 收 0 ?接 收 鎖 定接 收 數(shù) 據(jù)8 位 ?停 止 位 ?結(jié) 束YYYYNNNN等 待 發(fā) 送發(fā) 送 ?發(fā) 送 0發(fā) 送 0發(fā) 送發(fā) 送 數(shù) 據(jù)8 位 ?發(fā) 停 止 位結(jié) 束YYNN圖 2 6 發(fā)送接收流程圖 URAT 概述 UART(Universal Asynchronous Receiver/Transmitter) 是 通用異步收發(fā)器 ，用于控制計(jì)算機(jī)與串行設(shè)備的芯片。在串行 通信中，無論發(fā)送或接收，都必須有時鐘脈沖信號對所傳送的數(shù)據(jù)進(jìn)行定位和同步控制，設(shè)計(jì)中采用的時鐘頻率是波特率的兩倍。 10 1 2 3 4 5 6 7 8 9 10 11 12ABCD121110987654321DCBAC2 uFC28 43766215N E 55 511R1R2+ 12 圖 2 5 555 多頻信號源 實(shí)現(xiàn) FPGA 與 PC 串行通信 電子點(diǎn)菜系統(tǒng)在實(shí)際應(yīng)用的時候，通常要與計(jì)算機(jī)相連接，使其能夠 達(dá)到更加穩(wěn)定、更多功能的運(yùn)行 。 gmEA 取定值 60μs。 其高達(dá) 94％的轉(zhuǎn)換效率、 8 腳8 的 SOP 表貼封裝及連續(xù)工作時 956 mW 的低功耗使其特別適合于便捷式電子設(shè)備的應(yīng)用。 FPGA 由一個未連接的電路單元陣列組成，通過用戶編程進(jìn)行配置。動態(tài)驅(qū)動顯示接口與靜態(tài)驅(qū)動顯示接口的一個明顯特點(diǎn)是：動態(tài)驅(qū)動法將多位 LED 同名段的選擇線都并聯(lián)在一起，即 8 位中的所有同名段 a 接在一起，所有 b 段都接在一起 ，這樣只要一個 8 位的鎖存器來控制段碼 a、 b、 c、 d、 e、 f、 g 就夠了，另外用一個鎖存器來控制點(diǎn)亮的位， 因此需要 2 個 8 位的 I/O 端口， 由于所有位的位選擇碼是用一個 I/O 端口控制，所有段的段選擇碼也是用一個 I/O 端口控制，因此在每個瞬間， 8 位 LED 只可能顯示相同的字符。按照模塊化的設(shè)計(jì)思想，采用 VHDL 語言設(shè)計(jì)出 鍵 盤輸入模塊 、 顯示模塊 、 控制模塊及信息調(diào)整模塊 。 關(guān)鍵詞 飯店 點(diǎn)菜 系統(tǒng) 現(xiàn)場可編程門陣列 硬件描述語言 2 Abstract With rapid development of the electronic skill. electronic design has happened a large change. A fully digitized hardware design scheme of three phase phaselocked loop controller base on grammable gate arrays(FPGA)is presented. This paper stresses based on a programmable logic array (FPGA) Restaurant Select food system of digital programs. In singlechip FPGA using VHDL hardware description language, including the realization of the keyboard module, control module, Information adjustment module design. Based on the MAX + plus II software simulation results show that the system using state stability, His only system to meet the users of realtime information and accuracy requirements. Keywords Restaurant Select food system FPGA VHDL 1 第 1 章 緒論 選題意義 目前在飯店用餐時， 顧客都是通過人工方式，即當(dāng)顧客點(diǎn)菜時，服務(wù)員向顧客推薦各種菜品，并記錄顧客所點(diǎn)的菜，然后再將菜單送至總服務(wù)臺。 本文主要講一種基于可編程邏輯陣列 (FPGA)飯店點(diǎn)菜系統(tǒng)的數(shù)字化方案 。飯店行業(yè)也是如此， 為了克服傳統(tǒng)點(diǎn)菜的弊端 ，從而設(shè)計(jì)出一系列的電子產(chǎn)品 ，目前在國內(nèi)外大中型酒店通常使用的電子點(diǎn)菜系統(tǒng) 有兩種，一種是 是在 Windows CE 嵌入式操作系統(tǒng) 下設(shè)計(jì)的 PDA 掌上點(diǎn)菜機(jī)， 另一種是觸摸屏式點(diǎn)菜 POS 機(jī) ， 這 兩 種點(diǎn)菜機(jī)無線傳輸?shù)木嚯x長，功能強(qiáng)，但是要與性能很高的 PC 作為服務(wù)器才能得以實(shí)施，成本較高。 其工作過 程是： 餐廳服務(wù)員引導(dǎo)顧客到餐臺就座，服務(wù)員根據(jù)顧4 客要求通過 鍵盤輸入 完 成點(diǎn)菜或由顧客自己完成點(diǎn)菜，點(diǎn)菜后通過終端顯示設(shè)備為顧客顯示菜品價(jià)錢 確認(rèn)。 電源設(shè)計(jì) FPGA 對電源的要求與 DSP 非常相似，一般需要 ， 或 作為核心電壓， 或 作為 I/O 口 電壓，為了保證 FPGA 正常啟動，核心電壓（ VCCINT）的上升時間 tr 必須在特定的范圍內(nèi)，此外，電壓上升 必須單調(diào)，不允許有波動。此外，由于 FET 外置，占用空間也相對較大。 輸出器件參數(shù)的設(shè)計(jì) ： 輸出分置電阻一般默認(rèn)設(shè)計(jì)的反饋輸入電壓為 V，也可以根據(jù)所要輸出的電壓 OUTV 來設(shè)計(jì) 2R ， 3R 的阻值，一般取 2R 的值在 2～ 20K 之間。 12 nF??? 時鐘設(shè)計(jì) 根據(jù) NE555 的工作原理，當(dāng)芯片 4 腳處于高電位的時候， NE555 有時鐘脈沖輸出，否則 芯片停止工作。具體實(shí)現(xiàn)時采用一個 6 位計(jì)數(shù)器，將計(jì)數(shù)器的溢出作為時鐘的輸出即可實(shí)現(xiàn)整數(shù)分頻。 ⑷ 設(shè)計(jì)中需要注意的問題 ： 波特率的選擇對于串口通信是很重要的，波特率不應(yīng)太大，這樣數(shù)據(jù)才會更穩(wěn)定。在輸出數(shù)據(jù)流中加入啟停標(biāo)記，并從接收數(shù)據(jù)流中刪除啟停標(biāo)記 ， 可 以處理計(jì)算機(jī)與外部串行設(shè)備的同步管理問題。隨著現(xiàn)代科技的迅猛發(fā)展以及用戶對電子產(chǎn)品功能的多樣化、復(fù)雜化，使得目前所大量使用的傳統(tǒng)上的數(shù)字或模擬設(shè)計(jì)方法越來越不能適應(yīng)，也限制了電子技術(shù)的進(jìn)一步發(fā)展。在該