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eda技術(shù)實驗講義-免費閱讀

2024-11-27 11:36 上一頁面

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【正文】 附表 12 僅適用于 GW48GK/PK 系 統(tǒng): 7 發(fā)光管插線接口。 3. I 平方 C 串行總線存儲器 件接口 。這樣以來 ,在每一電路模式中就能比原來實現(xiàn)更多的實驗項目。 (9) 結(jié)構(gòu)圖 : 此電路適用于作并進 /串出或串進 /并出等工作方式的寄存器、序列檢測器、密碼鎖等邏輯設(shè)計。這時如果希望將 RAM/ROM 中的數(shù)據(jù)輸入 D/A 器件中,可設(shè)定目標(biāo)器件的 PIO2 22 2 2 2 31 端口為高阻態(tài);而如果希望用目標(biāo)器件 FPGA 直接控制 D/A 器 件,可通過撥碼開關(guān)禁止 RAM/ROM 數(shù)據(jù)口。以便用目標(biāo)器件接收 311 的輸出信號。 6. D/A 轉(zhuǎn)換接口。 4. PS/2 鍵盤接口。此電路結(jié)構(gòu)可完成許多常規(guī)的實驗項目。也可以產(chǎn)生時間長度可控的單次脈沖。目標(biāo)芯片的時時鐘輸入未在圖上標(biāo)出,也需查閱第 3節(jié)的引腳對照表。 ( 6)附圖 21e 是琴鍵式信號發(fā)生器,當(dāng)按下鍵時,輸出為高電平,對應(yīng)的發(fā)光管發(fā)亮;當(dāng)松開鍵時,輸出為高電平,此鍵的功能可用于手動控制脈沖的寬度。例如,若所標(biāo)輸入的口線為 PIO19~16,表示 PIO19 接 D、 18 接 C、 17 接 B、 16 接 A。 (27)使用舉例: 若通過鍵 SW9 選中了“實驗電路結(jié)構(gòu)圖 ”,這時的 GW48 系統(tǒng)板所具有的接口方式變?yōu)椋?FPGA/CPLD 端口 PI/O31~2 27~2 23~20 和 19~16 ,共 4 組 4 位二進制 I/O 端口分別通過一個全譯碼型的 7 段譯碼器輸向系統(tǒng)板的 7 段數(shù)碼顯示器。短接“ PIO48”時,信號 PIO48 可用,如 實驗電路結(jié)構(gòu)圖 中的 PIO48。若與 D/A 電路相結(jié)合,可以將目標(biāo)器件設(shè)計成逐次比較型 A/D 變換器的控制器件參考“實驗電路結(jié)構(gòu) ”。此項實驗首先需參閱第二節(jié)的“實驗電路結(jié)構(gòu) ”有關(guān) 0809 與目標(biāo)芯片的接口方式,同時了解系統(tǒng)板上的接插方法以及有關(guān) 0809 工作時序和引腳信號功能方面的資料。當(dāng)目標(biāo)板上 FPGA/CPLD 器件需要直接與 PC 機進行串行通訊時,可參見附圖 213,和實驗電路結(jié)構(gòu)圖 ,將實驗板右側(cè)的開關(guān)向上打“ TO FPGA”,從而使目標(biāo)芯片的 PIO31 和 PIO30 與 RS232 口相接,即使 RS232 的通信接口直接與目標(biāo)器件 FPGA 的 PIO30/PIO31相接。 ( 12) PS/2 接口: 通過此接口,可以將 PC 機的鍵盤和 /或鼠標(biāo)與 GW48 系統(tǒng)的目標(biāo)芯片相連,從而完成 PS/2 通信與控制方面的接口實驗, GW48GK/PK 含另一 PS/2 接口,參見實驗電路結(jié)構(gòu) 。 JP1B 分三個頻率源組,即如系統(tǒng)板所示的“高頻組”、“中頻組”和“低頻組”。編程電路模塊能自動識別不同的CPLD/FPGA 芯片,并作出相應(yīng)的下載適配操作。為了避免由于需要更新設(shè)計程序和編程下載而反復(fù)插拔目標(biāo)芯片適配座, GW48 系統(tǒng)設(shè)置了一對在線編程 下載接口座: J3A和 J3B。 以下是對 GW48 系統(tǒng)主板功能塊的注釋,但請注意,有的功能塊僅 GW48GK 獲 GW48PK 系統(tǒng)存在: ( 1) SW9 :按動該鍵能使實驗板產(chǎn)生 12 種不同的實驗電路結(jié)構(gòu)。 h:主板左側(cè) 3 個開關(guān)默認向下,但靠右的開關(guān)必須打向上( DLOAD),才能下載。 EDA 技術(shù)實驗講義 (含 GW48 系列實驗開發(fā)系統(tǒng)詳細使用說明) 杭州康芯電子有限公司 2 目 錄 第一章 GW48 EDA 系統(tǒng)使用說明 第一節(jié) GW48 教學(xué)實驗系統(tǒng)原理與使用介紹 第二節(jié) 實驗電路結(jié)構(gòu)圖 第三節(jié) GW48CK/GK EDA 系統(tǒng)和 GWDVPB 應(yīng)用板 第二章 GWAK30+/50+適配板使用說明 第三章 GW48 系統(tǒng)專用配套之 GWDVPB 電子設(shè)計應(yīng)用板使用說明 第四章 FPGA/CPLD 結(jié)構(gòu) 第五章 原理圖輸入設(shè)計方法 第六章 VHDL 設(shè)計初步 第一節(jié) 2 選 1 多路選擇器的 VHDL 描述 第二節(jié) 寄存器描述及其 VHDL 語言現(xiàn)象 第三節(jié) VHDL 文本輸入設(shè)計方法初步 【實驗 1】 1 位全加器 VHDL 文本輸入設(shè)計 【實驗 2】 2 選 1 多路選擇器 VHDL 設(shè)計 【實驗 3】 8 位硬件加法器 VHDL 設(shè)計 【實驗 4】 含異步清 0 和同步時鐘使能的 4 位加法計數(shù)器 【 實驗 5】 7 段數(shù)碼顯示譯碼器設(shè)計 【 實驗 6】 數(shù)控分頻器的設(shè)計 【 實驗 7】 用狀態(tài)機實 現(xiàn)序列檢測器的設(shè)計 【實驗 8】 用狀態(tài)機對 ADC0809 的采樣控制電路實現(xiàn) 【實驗 9】 波形發(fā)生與掃頻信號發(fā)生器電路設(shè)計 第七章 GWCNF 型 FPGA 掉電保護配置器應(yīng)用 第八章 GW48PK 系統(tǒng) LCD 液晶屏使用方法 杭州康芯電子有限公司: 電話: 057188212487; EMail: 3 第一章 GW48 SOC/EDA 系統(tǒng)使用說明 第一節(jié) GW48 教學(xué)實驗系統(tǒng)原理與使用介紹 一、 GW48 系統(tǒng) 使用注意事項 a: 閑置不用 GW48 EDA/SOC 系統(tǒng)時,關(guān)閉電源,拔下電源插頭!??! b: EDA 軟件安裝方法可參見光盤中相應(yīng)目錄中的中文 ; 詳細使用方法可參閱本書或《 EDA 技術(shù)實用教程》、或《 VHDL 實用教程》中的相關(guān)章節(jié)。 i:跳線座“ SPS” 默認向下短路( PIO48);右側(cè)開關(guān)默認向下( TO MCU)。這些結(jié)構(gòu)如第二節(jié)的 13 張實驗電路結(jié)構(gòu)圖所示。此接口插座可適用于不同的 FPGA/CPLD(注意, 此接口僅適用于 5V工作電源的 FPGA 和 CPLD; 5V 工作電源必須由被下載系統(tǒng)提供)的配置和編程下載。 ( 6) 鍵 1~鍵 8 :為實驗信號控制鍵,此 8 個鍵受“多任務(wù)重配置”電路控制,它在每一張電路圖中的功能及其與主系統(tǒng)的連接方式隨 SW9 的模式選擇而變,使用中需參照第二節(jié)中的電路圖。它們分別對應(yīng)三組時鐘輸入端。 ( 13) VGA 視頻接口 :通過它可完成目標(biāo) 芯片對 VGA 顯示器的控制。而當(dāng)需要使 PC 機的 RS232 串行接口與單片機的 和 口相接時,則應(yīng)將開關(guān)向下打“ TO MCU”既可(平時不用時也應(yīng)保持在個位置)。 注意: 不用 0809 時,需將左下角的撥碼開關(guān)的“ A/D 使能”和“轉(zhuǎn)換結(jié)束”打為禁止:向上撥,以避免與其他電路沖突。 ( 20) 系統(tǒng)復(fù)位鍵: 此鍵是系統(tǒng)板上負責(zé)監(jiān)控的微處理器的復(fù)位控制鍵,同時也與接口單片機的復(fù)位端相連。平時應(yīng)該短路“ PIO48” (23) 目標(biāo)芯片萬能適配座 CON1/2 :在目標(biāo)板的下方有兩條 80 個插針插座( GW48CK 系統(tǒng)),其連 接信號如附圖 11B 所示,此圖為用戶對此實驗開發(fā)系統(tǒng)作二次開發(fā)提供了條件。這樣,如果有數(shù)據(jù)從上述任一組四位輸出,就能在數(shù)碼顯示器上顯示出相應(yīng)的數(shù)值,其數(shù)值對應(yīng)范圍為: FPGA/CPLD 輸出 0000 0001 0010 … 1100 1101 1110 1111 數(shù) 碼 管 顯 示 0 1 2 … C D E F 端口 I/O32~39 分別與 8 個發(fā)光二極管 D8~D1 相連,可作輸出顯示,高電 平亮。 (2)附圖 21b 是高低電平發(fā) 生器,每按鍵一次,輸出電平由高到低、或由低到高變化一次,且輸出為高電平時,所按鍵對應(yīng)的發(fā)光管變亮,反之不亮。具有琴鍵式信號發(fā)生器的實驗結(jié)構(gòu)圖是。例如,目標(biāo)芯片為 XC95108,則輸入此芯片的時鐘信號有 CLOCK0 至 CLOCK10,共 11個可選的輸入端,對應(yīng)的引腳為 65 至 80。該電路結(jié)構(gòu)同結(jié)構(gòu)圖 一樣,有 8 個譯碼輸出顯示 的數(shù)碼管,以顯示目標(biāo)芯片的 32 位輸出信號,且 8 個發(fā)光管也能顯示目標(biāo)器件的 8 位輸出信號。 2. RAM/ROM 接口。 在圖右上側(cè)。 在圖右下側(cè)。 注意,有關(guān) D/A 和 311 方面的實驗都必須打開 +/12V 電壓源,實驗結(jié)束后關(guān)閉此電源。 RAM/ROM 能與 VGA 同時使用,但不能與 PS/2 同時使用,這時可以使用以下介紹的 PS/2 接口。它的特點是利用 鍵 鍵 1 能序置 8 位 2 進制數(shù),而鍵 6 能發(fā)出串行輸入脈沖,每按鍵一次,即發(fā)一個單脈沖,則此 8 位序置數(shù)的高位在前,向 PIO10 串行輸入一位,同時能從 D8 至D1 的發(fā)光管上看到串形左移的數(shù)據(jù),十分形象直觀。 “實驗電路結(jié)構(gòu)圖 COM”包含的電路模塊有: 1. PS/2 鍵盤接口 。該接口器件用 24C01 擔(dān)任,這是一種十分常用的串行 E 平方 ROM 器件。 在主板的右上方有 6 個發(fā)光管(共陽連接),以供必要時用接插線與目標(biāo)器件連接顯示。 6. 實驗電路結(jié)構(gòu)圖 COM”中各標(biāo)準(zhǔn)信號( PIOX)對應(yīng)的器件的引腳名,必須查附表 12,而不是查第 3 節(jié)的通用的引腳對照表。注意,此 4 鍵為上拉鍵,按下后為低電平。 例如,在 GW48GK 系統(tǒng)中,當(dāng)“模式鍵”選擇“ 5”時,電路結(jié)構(gòu)將進入附圖 27 所示的實驗電路結(jié)構(gòu)圖 外,還應(yīng)該加入“實驗電路結(jié)構(gòu)圖 COM”。因為可利用鍵 8 和鍵 5 分別控制時鐘的清零和設(shè)置時間的使能;利用鍵 5 和 1 進行時、分、秒的設(shè)置。 但 RAM/ROM 可以與 D/A 轉(zhuǎn)換同時使用,盡管他們的數(shù)據(jù)口( PIO2 2 2 2 2 2 31)是重合的。比較器的輸出可通過主板左下側(cè)的跳線選擇“比較器”,使之與目標(biāo)器件的 PIO37 相連。有關(guān) FPGA/CPLD 與 ADC0809 接口方面的實驗示例在本實驗講義中已經(jīng)給出(實驗 12)。 在圖右上角,它與目標(biāo)器件有 5 個連接信號: PIO 4 4 4 44,通過查表(第 3 節(jié)的引腳對照表),可的對應(yīng)于 EPF10K20144 或 EP1K30/50144 的 5 個引腳號分別是: 88 8 90、 91。此 模塊與以上幾個電路使用方法相同,例如同結(jié)構(gòu)圖 的唯一區(qū)別是 8 個鍵控信號不再是琴鍵式電平輸出,而是高低電平方式向目標(biāo)芯片輸入(即乒乓開關(guān))。 (4)結(jié)構(gòu)圖 : 特點是有 8 個琴鍵式鍵控發(fā)生器,可用于設(shè)計八音琴等電路系統(tǒng)。如目標(biāo)芯片為 FLEX10K10,則揚聲器接在“ 3”引腳上。每按一次鍵,輸出一個脈沖,與此鍵對應(yīng)的發(fā)光管也會閃亮一次,時間 20ms。 第二節(jié) 實驗電路結(jié)構(gòu)圖 1.實驗電路信號資源符號圖說明 結(jié)合附圖 21,以下對 實驗電路結(jié)構(gòu)圖 中出現(xiàn)的信號資源符號功能作出一些說明: (1)附圖 21a 是 16 進制 7 段全譯碼器,它有 7 位輸出,分別接 7 段數(shù)碼管的 7 個顯示輸入端: a、b、 c、 d、 e、 f 和 g;它的輸入端為 D、 C、 B、 A, D 為最高位, A 為最低位。詳細方法請看“實驗演示”的 POWER POINT。模式選擇為“ A”。 ( 19) AIN0 的特殊用法 :系統(tǒng)板上設(shè)置了一個比較器電路,主要以 LM311 組成。通過適當(dāng)設(shè)計,目標(biāo)芯片可以完成對 ADC0809 的工作方式確定、輸入端口選擇、數(shù)據(jù)采集與處理等所有控制工作 ,并可通過系統(tǒng)板提 供的譯碼顯示電路,將測得的結(jié)果顯示出來。 ( 15) RS232 串行通訊接口 :此接口電路是為單片機與 PC 機通訊準(zhǔn)備的,由此可以使 PC 機、單片機、 FPGA/CPLD 三者實現(xiàn)雙向通信。通過此口可以進行奏樂或了解信號的頻率。對于“ CLOCK0” JP1C,同時只能插一個短路帽,以便選擇輸向“ CLOCK0”的一種頻率: 信號頻率范圍: 1Hz – 50MHz(對 GW48CK系統(tǒng)) 信號頻率范圍: – 50MHz(對 GW48GK系統(tǒng)) 信號頻率范圍: – 100MHz(對 GW48PK 系統(tǒng)) , 由于 CLOCK0 可選的頻率比較多,所以比較適合于目標(biāo)芯片對信號頻率或周期測量等設(shè)計項目的信號輸入端。來自 PC 機的下載控制信號和CPLD/FPGA 的目標(biāo)碼將通過此口,完成對目標(biāo)芯片的編程下載。 ( 3) J3B/J3A:如果僅是作為教學(xué)實驗之用,系統(tǒng)板上的目標(biāo)芯片適配座無須拔下,但如果要進行應(yīng)用系統(tǒng)開發(fā)、產(chǎn)品開發(fā)、電子設(shè)計競賽等開發(fā)實踐活動,在系統(tǒng)板上完成初步仿真設(shè)計后,就有必要將連有目標(biāo)芯片的適配座拔下插在自己的應(yīng)用系統(tǒng)上(如 GWDVP 板)進行調(diào)試測試。系統(tǒng)板面主要部件及其使用方法說明如下(請參看相應(yīng)的實驗板板面和附圖 11A)。 g: GW48 詳細使用方法可參見《 EDA 技術(shù)實用教程》配套教學(xué)軟件 *.ppt。 c: 在實
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