【正文】 （仕蘭微面試　題目）　PCI總線的含義是什么？PCI總線的主要特點(diǎn)是什么？（仕蘭微面試題目）　中斷的概念？簡(jiǎn)述中斷的過程。（東信筆試題）　1請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接　口、所存器/緩沖器）?！?（仕蘭微面試題目）　　　 下面程序用計(jì)數(shù)法來實(shí)現(xiàn)這一功能，請(qǐng)將空余部分添完整。單片機(jī)、MCU、計(jì)算機(jī)原理　簡(jiǎn)單描述一個(gè)單片機(jī)系統(tǒng)的主要組成模塊，并說明各模塊之間的數(shù)據(jù)流流向和控制流　流向。 Interrupt ReQuest BIOS:二、用verilog編寫2分頻電路漢王筆試下面是一些基本的數(shù)字電路知識(shí)問題，請(qǐng)簡(jiǎn)要回答之。中興硬件工程師招聘筆試題目（模電） 現(xiàn)實(shí)是不會(huì)按照你的意志去改變的，因?yàn)閯e人的意志會(huì)比你的更強(qiáng)些。 每天起床，我看見的世界上的每個(gè)人，都好像都披著一層膜，無法穿透。 世界是虛無的，我們活在彼此的心中。我沒有退路，我只能不停地努力向前走?！薄鞍职?，我要上學(xué)，我必須要去。我可以為自己尋找各種借口對(duì)生活低頭，也可以迫使自己創(chuàng)造更好的生活。風(fēng)雨哈佛路，英文Homeless To Harvard，又名“最貧窮的哈佛女孩”，簡(jiǎn)介下：主要講述一個(gè)女孩奮斗并且獲得成功的故事，電影傳遞給人的不僅是心靈的震撼，更是內(nèi)心的感動(dòng)，是一部很好的英文勵(lì)志影片。就是函數(shù)中的執(zhí)行代碼不能太多了，如果，內(nèi)聯(lián)函數(shù)的函數(shù)體過大，一般的編譯器會(huì)放棄內(nèi)聯(lián)方式，而采用普通的方式調(diào)用函數(shù)。我們定義的類中一般會(huì)把數(shù)據(jù)成員定義成私有的或者保護(hù)的，這樣，外界就不能直接讀寫我們類成員的數(shù)據(jù)了?！?)。struct T2{　int x。（華為） 給出兩個(gè)門電路讓你分析異同。 3）OR 以上均為畫COMS電路圖，實(shí)現(xiàn)一給定的邏輯表達(dá)式， 。（飛利浦－大唐筆試） input a,b。 7（未知） 2邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu) 點(diǎn)），全加器等等。 1說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。 1給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。這個(gè)同步器就是兩級(jí)d觸發(fā)器，其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。 解決方法： 1 降低系統(tǒng)時(shí)鐘頻率 2 用反應(yīng)更快的FF 3 引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播 4 改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào) 關(guān)鍵是器件使用比較好的工藝和時(shí)鐘周期的裕量要大。TTL接到CMOS需 要在輸出端口加一上拉電阻接到5V或者12V。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。 異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、ＦＩＦＯ或ＲＡＭ的讀寫控制信號(hào)脈沖，其邏輯輸出與任何時(shí)鐘信號(hào)都沒有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。（華 為） T3setupT+T2max,T3holdT1min+T2min ，但是不可否認(rèn)，由于不用面試官/公司所專領(lǐng)域 及愛好不同，也有面試也有很大的偶然性，需要冷靜對(duì)待。另外，已經(jīng)從事過相關(guān)研發(fā)的人員可以 詳細(xì)描述你的研發(fā)經(jīng)歷）。上海筆試試題） 說出你的理想。floatprocessis（威盛VIA8n)。 　　main()is 　　m[1]=8。 　　} 　　void（Intel）（華為面試題） 給出時(shí)域信號(hào)，求其直流分量。Bridge）。is 　　 　　 　　A，P1（仕蘭微面試題目） 畫出8031與2716（2K*8ROM）的連線圖，要求采用三八譯碼器，, ，基本地址范圍為3000H3FFFH。 3unixnote（？），inCompareexplain自動(dòng)布局布線需要哪些基本元 素？（仕蘭微面試題目） 1描述你對(duì)集成電路工藝的認(rèn)識(shí)。VHDLsimulation) 將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確 數(shù)字電路仿真工具： poser(cadence)。（威盛） 1集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。（仕蘭微面試題目） IC設(shè)計(jì)前端到后端的流程和eda工具。（仕蘭微面試題目） FPGA和ASIC的概念，他們的區(qū)別。(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，F(xiàn)IRnodeoutofy為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。（1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計(jì) 的要求。（揚(yáng)智電子筆試） 7設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢 數(shù)。 endmodule 6請(qǐng)用HDL描述四位的全加法器、5分頻電路。else orq)。b)out。outifclkoutclk_o。, endmodule 6用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述？else or input（揚(yáng)智電子筆試） module（華為） 5實(shí)現(xiàn)N位Johnsonto（未知） 5latch與register的區(qū)別,。（揚(yáng)智電子筆試） 4用邏輯們畫出D觸發(fā)器。3）OR（C（科廣試題） 3用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。（Infineon筆 試）outputandschematicNMOS theinvertortheofcurveand上海筆試試題） 2化簡(jiǎn)F(A,B,C,D)=如何改善timing。（華 為） 1給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tckq,還有 1IC設(shè)計(jì)中同步復(fù)位與解決 方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信 號(hào)需要保持不變的時(shí)間。violation，畫圖說明，并說明解決辦法。（未 知） 3一電源和一段傳輸線相連（長(zhǎng)度為L(zhǎng),傳輸時(shí)間為T），畫出終端處波形，考慮傳輸線 無損耗。（仕蘭微電子） 2畫電流偏置的產(chǎn)生電路，并解釋。（未知） 1給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路），并求輸出端某點(diǎn) 的（仕蘭微電子） 負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負(fù)反 饋的優(yōu)點(diǎn)（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非 線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用）（未知） 放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁矗心男┓椒?？（仕蘭微電子） 頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個(gè)方法。（未知） 給出一個(gè)查分運(yùn)放，如何相位補(bǔ)償，并畫補(bǔ)償后的波特圖。（凹凸） 2史密斯特電路,求回差電壓。給出電源電壓波形圖，要求繪制終端波形圖。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。（威盛VIAtime,這個(gè) 數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 常用邏輯電平：12V，5V，；TTL和CMOS不可以直接互連， 間，而CMOS則是有在12V的有在5V的。異步復(fù)位的區(qū)別。periodclock的delay,寫出決 定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛VIAm(1,3,4,5,10,11,12,13,14,15)的和。its(VoutVin)PMOStransferwithrationandof explainrising 畫出CMOS的圖，畫出towtoone（飛利浦－大唐筆試） 3畫出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。AND6）XOR（威盛VIA （南山之橋） 5divideCounter,N=5。dff8(clkposedge（漢王筆試） modulereset。 or(out= 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。 inputclk。q。posedge（仕蘭微電子） 6用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。（未知） 7設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1） 畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計(jì)的要求；（3）設(shè)計(jì) 工程中可使用的工具及設(shè)計(jì)大致過程。電源電壓為3~5v假 設(shè)公司接到該項(xiàng)目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的設(shè)計(jì)全程。a whichisInterruptUniversalSingleIIR（未知） 答案：FPGA是可編程ASIC。（未知） 從RTL（揚(yáng)智電子筆試） 先介紹下IC開發(fā)流程： 1.）代碼輸入（designMENTOR:SYNOPSYS***ANTIeesoft（仕蘭微面試題目） 1列舉幾種集成電路典型工藝。how thetranditional越多越好。命令cp該2716有沒有重疊地址？根據(jù)是什么？若 有，則寫出每片2716的重疊地址范圍。（仕蘭微面試題目） 　　 　　 　　 　　SKP1：MOVACALLPC 　　除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展，Intel的 8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直 接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達(dá)到了266MB/s。（漢王筆試） 1cache的主要部分什么的。（未知） 給出一時(shí)域信號(hào)，要求（1）寫出頻率分量，（2）寫出其傅立葉變換級(jí)數(shù)；（3）當(dāng)波 形經(jīng)過低通濾波器濾掉高次諧波而只保留一次諧波時(shí)，畫出濾波后的輸出波形。 (n)的z變換；；；（未知） DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫出你熟悉的一種DSP結(jié)構(gòu)圖。 1請(qǐng)簡(jiǎn)要描述HUFFMAN編碼的基本原理及其基本的實(shí)現(xiàn)方法。testf(int*p)%d 　　B) 　　{ 　　m[0]=1。 　　}上海筆試試題） 用C語言寫一個(gè)遞歸算法求N??；（華為面試題） preemption?ifa,b,c。(lucent) 3x^4+a*x^3+x^2+c*x+d說出你想達(dá)到的目標(biāo)。（仕蘭微面試題目） 請(qǐng)談?wù)剬?duì)一個(gè)系統(tǒng)設(shè)計(jì)的總體思路。不能因?yàn)楸痪埽头裾J(rèn)自己或 責(zé)罵公司。 一、簡(jiǎn)述51單片機(jī)的I/O口結(jié)構(gòu)及I/O端口的存取方法。簡(jiǎn)述狀態(tài)機(jī)的設(shè)計(jì)原理。十、簡(jiǎn)述你本人獨(dú)立負(fù)責(zé)的一個(gè)產(chǎn)品開發(fā)過程。 同步電路是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制下完成的。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間Setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。 說說對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。 cmos的高低電平分別為:Vih=,Vil=。 1IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。這樣做是怕時(shí)鐘域1中的這個(gè)信號(hào)，可能不滿足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩(wěn)態(tài)，因?yàn)樗鼈冎g沒有必然關(guān)系，是異步的。（飛利浦－大唐筆試） Delay period setup – hold （威盛VIA 上海筆試試題） 靜態(tài)時(shí)序分析是采用窮盡分析方法來提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿足時(shí)序要求，通過對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。（未知） 2卡諾圖寫出邏輯表達(dá)使。 6 12 13 15 14 8 output c。 3利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz39。 化成最小項(xiàng)之和的形式后根據(jù)~(~(A*B)*(~（C*D）))=AB+CD 3給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。（華為）C＋＋面試常見題（一）1： C++中class與struct的區(qū)別關(guān)于使用大括號(hào)初始化class和struct如果定義了構(gòu)造函數(shù)的話，都不能用大括號(hào)進(jìn)行初始化?！oid f(){coutT2::f()endl。}對(duì)于私有或者保護(hù)成員的讀寫就必須使用成員接口函數(shù)來進(jìn)行。(換句話說就是，你使用內(nèi)聯(lián)函數(shù)，只不過是向編譯器提出一個(gè)申請(qǐng)，編譯器可以拒絕你的申請(qǐng)）這樣，內(nèi)聯(lián)函數(shù)就和普通函數(shù)執(zhí)行效率一樣了。 2：引用使用時(shí)無需解引用（），而指針需要解引用。 7：sizeof引用得到的是所指變量（或?qū)ο螅┑拇笮?，sizeof指針得到的是指變量或?qū)ο笏诘刂返拇笮?月11日 16:29分享整理的臺(tái)詞，希望你也會(huì)喜歡。2. 人會(huì)死，花會(huì)謝，看似有價(jià)值的東西實(shí)際上毫無意義。5. 我真的很聰明，我會(huì)成功的，我只是需要機(jī)會(huì)而已，是的，是這樣的，我需要機(jī)會(huì)脫離我出生的環(huán)境，我認(rèn)識(shí)的人全都充滿了怨氣，他們活著只是為了生存，但是我相信有比那更好的地方，那里更發(fā)達(dá)，我要活在那種地方，就是這樣?！?——利茲9. “修1