數(shù)電課程設(shè)計報告--設(shè)計一個按鍵陣列判斷電路-免費閱讀
【正文】 通過這次課程設(shè)計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務(wù)，從而提高自己的實際動手能力和獨立思考的能力平日學(xué)習(xí)中所得的課堂知識只有通過這樣的時間才能化為一門真正自己掌握的知識，而且從這次課設(shè)中我還學(xué)習(xí)到了凡事要耐心，要仔細(xì)，經(jīng)常一個很細(xì)小的錯誤就可能造成整個程序的錯誤，另外在課設(shè)中發(fā)現(xiàn)有很多上學(xué)期學(xué)過的數(shù)電知識內(nèi)容都已忘記，所以說只有不斷地復(fù)習(xí)與實踐才能真正的記住和學(xué)會一門課程。我所做的按鍵陣列掃描及點陣顯示器控制電路設(shè)計雖然大體上滿足了設(shè)計的要求，但是沒有加單穩(wěn)，使得字符顯示不是很穩(wěn)定，并且還有上機顯示。 第四章 電路的組構(gòu)與調(diào)試 遇到的主要問題 最開始做時不太了解quartus的各種功能，連線和標(biāo)引腳時經(jīng)常出現(xiàn)錯誤。我用 74194作為寄存器，該芯片共可存4位，其鎖存端 LD 為上跳變有效，所以輸入端 GCLK直接接到數(shù)據(jù)選擇器的輸出端 Y 上。 要實現(xiàn) 10 分頻有兩種接法，第一種是外部輸入時鐘信號進(jìn) CLKA，然后輸出QA 接輸入 CLKB，另一種是外部輸入時鐘信號進(jìn) CLKB，然后輸出 QD 接輸入 CLKA。 寄存器用來保存由按鍵陣列選擇的存儲器地址的高 4 位，由 8 位鎖存器74194 構(gòu)成。如果 ROM 的高 4 位地址 A6A3 由鍵碼 Q3Q0 控制，低 3 位地址 A2A0 由行掃描計數(shù)器 B 控制，每個顯示符的 8 行列控制碼被存放在以鍵碼劃分塊的連續(xù) 8 個存儲單元中。 總體工作過程 計數(shù)器 A 輸出 4 位二進(jìn)制碼 Q3Q0，每組碼通過譯碼器 A 產(chǎn)生一列低電平有效的列信號，同時通過數(shù)據(jù)選擇器選中一個行線信號判斷連接該列、該行的按鍵狀態(tài)。計數(shù)器的脈沖周期等于按鍵的掃描時間，計數(shù)器的模 M 大于等于被掃描的按鍵數(shù) N。這樣，8*8 點陣顯示電路與 8 位動態(tài)掃描共陽顯示電路的結(jié)構(gòu)完全相同，當(dāng)行掃描信號為高電平時，列信號的低電平可以控制該行各列的發(fā)光管亮。所以，按鍵的閉合時間必須大于陣列掃描周期，否則閉合狀態(tài)可能會被遺漏。采用基本 RS 觸發(fā)器可以對電平信號整形，實現(xiàn)消抖。 FPGA 通過端口 RK1RK3 讀取鍵陣列的行線狀態(tài) X0X2；通過 3—8 線譯碼器控制鍵陣列的列線 Y0Y3。如果多個按鍵同時閉合，只響應(yīng)最先作用的按鍵。按鍵一般為機械開關(guān)，其觸點的合、斷有彈性抖動。當(dāng)某條列線為低電平是，根據(jù)各行線的電平可判斷該列線上各鍵的狀態(tài)。如圖是8行8列發(fā)光二極管點陣顯示電路圖 ，從上到下各行，從左到右各列編號依序增加。 可行性論證 該設(shè)計方案在理論上是可行的。所以，必須設(shè)計一個譯碼邏輯元件，根據(jù)寄存器保存的按鍵編碼輸出鍵符顯示列（行）控制碼。因此，“0001”為 S2 的鍵碼。分頻器由 7片二五—十進(jìn)制計數(shù)器 7490 組合完成，每級為十分頻，共輸出 10MHZ1HZ 共 8檔頻率信號，輸入為 FPGA 的石英晶振提供的 10MHZ 的頻率。 設(shè)計及工作原理分析 一片 10 進(jìn)制計數(shù)器可以完成一個時鐘信號的 10 分頻，如果使用 7 片完成級聯(lián)，即可做到 107 分頻。 狀態(tài)機 B 也是單片 74161，由分頻器選擇某一頻率輸入，使能 ENP 與 ENT 均接高電平有效，復(fù)位端 CLRN 和置數(shù)端 LDN 都接高電平，使
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