eda課程設(shè)計(jì)---簡(jiǎn)易計(jì)算器設(shè)計(jì)-免費(fèi)閱讀
【正文】 后面的課設(shè)，大家都在課余時(shí)間里復(fù)習(xí)，在實(shí)驗(yàn)室進(jìn)行編程和應(yīng)用，當(dāng)做出結(jié)果的時(shí)候，感到十分的快樂。Quartus II的建立原理圖頁(yè)面如圖33所示。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。比如進(jìn)行12+34=46的操作運(yùn)算，輸入的1首先寄存到op1中，實(shí)際上op1中初始值為0，op1進(jìn)行的是*10+sc的運(yùn)算，接著輸入2,1*10+2=12，當(dāng)按下操作符+時(shí)，opop2同時(shí)被賦予值12，接著輸入3，op1此時(shí)先被清零，接著接受來自filter的輸入3，實(shí)際上它再次完成了*10+sc的運(yùn)算，輸入4后它運(yùn)行3*10+4的運(yùn)算，于是op1此時(shí)存入了34，當(dāng)我們?cè)俅伟聪?,運(yùn)算結(jié)果46就被同時(shí)寫入到了op,圖27所示。當(dāng)沒有輸入時(shí)狀態(tài)s2繼續(xù)保持，如果繼續(xù)有操作符或者操作碼輸入時(shí)，op1_add=0，并由此進(jìn)入狀態(tài)s0.在s0狀態(tài)下如果輸入的是操作符+、—、*、/、=,狀態(tài)進(jìn)入s3則狀態(tài)機(jī)FSM會(huì)把數(shù)據(jù)同時(shí)寫入到op1和op2，即oprand=sc,op1_load=1,op2_load=1,而此時(shí)轉(zhuǎn)入下一狀態(tài)s4，該過程中op1和op2不再接受數(shù)據(jù)，即op1_add=0,op2_load=,，當(dāng)再次有數(shù)字輸入時(shí)op1清零，進(jìn)入狀態(tài)s6。另外，由于Verilog與C語(yǔ)言在語(yǔ)法上有相似之處，因此具有C語(yǔ)言基礎(chǔ)的設(shè)計(jì)人員更容易掌握它，而VHDL設(shè)計(jì)人員需要具有Ada語(yǔ)言編程基礎(chǔ)，并且學(xué)習(xí)周期比Verilog更長(zhǎng)。Verilog是電氣電子工程師學(xué)會(huì)（IEEE）標(biāo)準(zhǔn)之一。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所FPGA可以完成所需要的邏輯功能。唐 山 學(xué) 院 EDA技術(shù) 課 程 設(shè) 計(jì) 題 目 簡(jiǎn)易計(jì)算器設(shè)計(jì) 系 (部) 信息工程系 班 級(jí) 11通信本1 姓 名 楊明興 學(xué) 號(hào) 4110214135 指導(dǎo)教師 申彥春、任麗棉 2013 年 9 月 2 日至 9 月 6 日 共 1 周EDA技術(shù) 課程設(shè)計(jì)任務(wù)書一、設(shè)計(jì)題目、內(nèi)容及要求 設(shè)計(jì)題目：簡(jiǎn)易計(jì)算器設(shè)計(jì)內(nèi)容及要求：（1）基本設(shè)計(jì)內(nèi)容1：設(shè)計(jì)簡(jiǎn)易通用型計(jì)算器，完成對(duì)數(shù)據(jù)通路的架構(gòu)，控制模塊和運(yùn)算器模塊的設(shè)計(jì)，可進(jìn)行加減乘除的基本運(yùn)算。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，但是功耗較低。Verilog能夠在多種抽象級(jí)別對(duì)數(shù)字邏輯系統(tǒng)進(jìn)行描述：既可以在晶體管級(jí)、邏輯門級(jí)進(jìn)行描述，Verilog代碼還能夠被用于邏輯仿真、邏輯綜合，其中后者可以把寄存器傳輸級(jí)的Verilog代碼轉(zhuǎn)換為邏輯門級(jí)的網(wǎng)表，從而方便在現(xiàn)場(chǎng)可編程邏輯門陣列上實(shí)現(xiàn)硬件電路，或者讓硬件廠商制造具體的專用集成電路。相關(guān)學(xué)術(shù)文獻(xiàn)顯示，在美國(guó)的高級(jí)數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域，Verilog和VHDL的使用比率大約分別為80%和20%，這項(xiàng)比率在日本和臺(tái)灣地區(qū)和美國(guó)相似。sc=NO op1_add=0方案二：RST op1_add =0op1_clear =0op1_load= 0op2_load =0operand =”=”sc=NOsc！=`NOS2S1S0RSTsc=0..9 op1_add=1* op1_add=0* op1_clear=0op1_ad
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