【正文】 后來看實驗要求改成了狀態(tài)機的方法，這種方法更穩(wěn)定。 六、硬件測試 ，選擇適當?shù)囊_ ，保存，必須重新進行一次全程編譯，編譯通過后才能編程下載。 END CASE。 WHEN 0011 =SG=01001111。039。sel0=39。139。 END IF。 END PROCESS。EVENT AND ss2=39。 SW=J(7 downto 4)。 數(shù)碼管八段 GW,SW,BW: buffer STD_LOGIC_VECTOR(3 DOWNTO 0)。 END PROCESS。139。 ELSE t2 := 0。 END PROCESS。139。 M1K : OUT STD_LOGIC)。 END IF 。 END IF 。 WHEN s2= IF DIN = D(2) THEN Q = s3 。139。 SIGNAL D : STD_LOGIC_VECTOR(4 DOWNTO 0)。如碰到序列11010，大可不必要再檢測到第三個 1時跳回到 s0 狀態(tài)，而是留在 s1狀態(tài)。 END CASE。139。REG=s12。 WHEN s9= Q=39。139。REG=s4。 WHEN s1= Q=39。Q=39。 COUNT :OUT STD_LOGIC )。以前我們光只注意一些理論知識，并沒有專門的練習我們的實際動手能力。當分為 59，秒為 59時， output1點亮一個 LED燈，當分為00，秒為 00時和其他情況時， LED均處于滅等狀態(tài)。分計數(shù)器為 60進制計數(shù)器，當 enfen高電平來臨時，分計數(shù)器會開始計數(shù)，計數(shù)到 59時， 會產(chǎn)生 enshi的高電平。 end if。 when0101=seg=1101101。 when 000 =num:=miao(3 downto 0)。 when 100 =num:=fen(7 downto 4)。 else temp=temp+1。 signal sel:std_logic_vector(2 downto 0)。 shi:in std_logic_vector(7 downto 0)。 end fun。 clk=39。 entity fenpin is port( clk_10k:in std_logic。 整點報時器（ baoshi）仿真波形圖 整點報時器（ baoshi）仿真分析 input為分計數(shù)器的輸出端，當輸出 59和 00（十六進制）時，整點報時器（ baoshi）的輸出端 output為高電平，點亮 LED燈。139。139。 end baoshi。 countshi計數(shù)到 23時，當下一個 enshi（ ifen）、 clk到來時， countshi會自動清零。 end if。 process(ifen,reset) begin if(reset=39。 時計數(shù)器（ shi）設計 時計數(shù)器（ shi） vHDL 程序描述 library ieee。 end if。 else count=count+7。039。 countfen:out std_logic_vector(7 downto 0) )。 秒計數(shù)器（ miao）仿真波形圖 秒計數(shù)器（ miao）仿真分析 隨著 clk脈沖信號的不斷到來， countmiao記錄出 clk的脈沖個數(shù)，計數(shù)到 59時，在下一個 clk 脈沖信號到來時，輸出端 enfen 輸出高定平，即向分進位，同時 countmiao清零。 elsif(count01100000) then count=count+1。 enfen_1=39。039。 countmiao:out std_logic_vector(7 downto 0) )。 清零功能： reset 為復位端，低電平時實現(xiàn)清零功能，高電平時正常計數(shù)。 數(shù)字時鐘組成及功能： 分頻率器：用來產(chǎn)生 1HZ計時脈沖； 二十四進制計數(shù)器：對時進行計數(shù) 六十進制計數(shù)器：對分和秒進行計數(shù)； 掃描顯示譯碼器：完成對 7字段數(shù)碼管顯示的控制； 報時器：完成到時的提醒； 設計內(nèi) 容及步驟： 根據(jù)電路持點，用層次設計概念。 硬件測試時，當 CLK 脈沖很低時，可以看到動態(tài)掃描數(shù)碼管的掃描情況，八個數(shù)碼管依次顯示。 點擊 “ Start” 按鈕，開始編程 下載 圖（ 14）下載成功 七、硬件測試結果 下載 成功后，開始在實驗箱上檢驗結果，我設置的 CLK=1KHz (1)clk 為時鐘信號 ,由時鐘信號的上升沿觸發(fā)計數(shù) (2)m 為模值輸入端 ,當其變化時 ,計數(shù)容量相應發(fā)生變化 。 五、仿真波形的建立與分析 1）、仿真波形的建立如下 2）、仿真結果如下圖所示 仿真結果圖 下面分各種情況一一對其分析 1）、 EN、 REST 鍵的功能檢驗， COUNT 鍵的進位溢出脈沖： 2）當 M=0 時，實現(xiàn)模 23 計數(shù)功能： REST脈沖使各位清零 3）當 M=1 時，實現(xiàn)模 109 計數(shù)功能： 計數(shù)滿 22個位，十位清零 計數(shù)滿 22 產(chǎn)生進位脈沖 六、引腳鎖定 在這里我設置了八個用戶開關 K0K7用來設置初值 R，三個用戶按鍵 S S S3，其中 S1 控制 EN,S2 控制 M， S3控制 REST。 WHEN OTHERS=NULL。 WHEN 0010 =SG=01011011。sel0=39。039。sel1=39。)。 END IF。 END IF。)。109 END CASE。 END IF。139。 ARCHITECTURE behav OF count IS SIGNAL CNT,X : STD_LOGIC_VECTOR(7 DOWNTO 0)。 R:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 由于要求用三個數(shù)碼管顯示，由于每次只能只能選中一個數(shù)碼管顯示管，因此我使用了數(shù)碼管的動態(tài)掃描來實現(xiàn)視覺上多個數(shù)碼管顯示管同時顯示的效果，這個步驟中分頻計的作用很重要。 九、 試驗心得 通過本次實驗我基本熟悉了 QUARTUSII 的使用，分別學會了原理圖輸入法和 VHDL 文本輸入法，同時也學會了波形仿真，波形仿真要觀察到程序所要的結果，應該正確設置仿真時間，否則無法全面顯示程序要實現(xiàn)的功能。 3） 點擊 Add Hardware 按鈕 ， 出現(xiàn) Add Hardware 對話框 ， 如圖 135 所示。 建立波形文件，導入結點，并設置好仿真結束時間，保存文件，進行仿真設置，然后 進行波形仿真，如下圖： 圖（ 4） 六、仿真波形分析 .如下圖： 圖（ 5）波形分析 經(jīng)過分析，可知仿真結果與真值表相同 ain bin cin count sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 因此，仿 真正確。 定義 3 個信號作為內(nèi)部的連接線。 END ENTITY f_adder。 c : OUT STD_LOGIC )。 co, so : OUT STD_LOGIC)。 c : OUT STD_LOGIC )。 END ENTITY h_adder。 二、 實驗內(nèi)容與要求 （ 1）在利用 VHDL 編輯程序實現(xiàn)半加器和或門，在主層中進行應用。 半加器描述 (1)：布爾方程描述方法 USE 。 ain bin cin count sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 其中 ain 為被加數(shù)， bin 為加數(shù)， cin 為低位向本位的進位， count 為本位向高位的借位， sum為本位和 所以， 一位全加器的表達式如下： Sum=ain⊕ bin⊕ cin count=ainbin+cinain+cinbin 3，或門 VHDL 文本如下 LIBRARY IEEE 。 LIBRARY IEEE。 LIBRARY IEEE 。 1 位二進制全加器頂層設計描述 USE 。 c : OUT STD_LOGIC)。 六、 VHDL 文本輸入法設計實驗步驟 ，選擇項目文件夾，輸入工程名稱，添加文件（一般為空），選擇芯片型號，選擇仿真工具（一般為默認），最后生成項目。 選擇 Tools— Programmer 菜單，打開 programmer 窗口。 選好加載文件后 ， 再點選 Progam/Configure， 編程模 式選取 JTAG 模式 ， 點擊 STRAT 進行文件加載 ， 直到加載進度變?yōu)? 100%， 文件成功加 載完成。 二、 實驗內(nèi)容與要求 計設置一位控制模的位 M，要求 M=0，模 23 計數(shù)；當 M=1，模 109 計數(shù)； 計數(shù)結果用三位數(shù)碼管顯示，顯示 BCD 碼； 利用 Quartus 軟件實現(xiàn)波形仿真； 應用實驗箱驗證此計數(shù)器的功能。 USE 。計數(shù)器的個，十，百位 COUT:OUT STD_LOGIC。 模長信號 BEGIN P1:PROCESS(CLK,R) 進程 P1 分 出的頻率用來數(shù)碼管的位 BEGIN X=R。R 分頻 :R 是一個八位的二進制數(shù) ELSE CLK1=39。23 WHEN 39。139。139。)。 THEN IF CNT8010 THEN CNT8 =CNT8+1。 SEL(2)=sel2 。 WHEN 001 = sel2=39。039。 END PROCESS 。 WHEN 0111 =SG=00000111。 WHEN J =MODEL ELSE 39。點擊 “ Hardware Setup” 按鈕，打開硬件設置口。 因此實驗硬件測試結果與程序要實現(xiàn)的功能相符合。 掌握 VHDL 編寫中的一些小技巧。 二、數(shù)字時鐘設計方案 設計方案方框圖 功能設計 時鐘計數(shù)：完成時、分、秒的正確計時并且顯示所計的數(shù)字；對秒、分 60進制計數(shù)，即從 0到 59循環(huán)計數(shù)，對時 24進制計數(shù)，即從 0到 23 循環(huán)計數(shù)。 use 。 enfen_2=((not setfen) and clk)。event and clk=39。 enfen_1=39。 end if。 use 。 enshi_2=((not setshi) and clk)。) then if(count(3 downto 0)=1001) then if(count1660) then if(count=01011001) then count=00000000。 enshi_1=39。 countfen計數(shù)到 59 時，下一個 enfen（ imiao）、 clk到來時， enshi高電平，即向時進位，同時 countfen清零。 end shi。139。 end process。 entity baoshi is port( clk:in std_logic。 output=temp。 end case。