【正文】 另一個(gè)重要優(yōu)勢是該系統(tǒng)的抗噪聲能力，由于其閉環(huán)的性質(zhì)。 4 結(jié)論 在該文件中頻率測量的替代方法已經(jīng)提出。 由于 DAC 工作，生成的正弦波具有較高的諧波。 第一種方法是一個(gè)低頻率的工具 （工 作達(dá) 15 千赫） 。這款 DAC 不會(huì)顯示在電路的框圖 中。這是因?yàn)榍懊嫣岬降臏笞饔谩蟮臅r(shí)間是 可變的。我們將把這個(gè)時(shí)間稱為 “遲滯 ” 。鑒于上述情況，電路操作如下：當(dāng)?shù)谝粋€(gè) 計(jì)數(shù)器（＃ 1）在一個(gè)時(shí)期內(nèi)遇到 DDS 的兩個(gè)未知頻率的上升邊緣，它設(shè)置 RS 觸發(fā)器的輸出。 在適當(dāng)?shù)男拚徒獯a后，數(shù)碼的 FSW 被顯示在在一個(gè)輸出設(shè)備中，即一臺(tái)液晶 顯示器或任何其他合適的方式。為了克服特定頻率比較器的一些缺點(diǎn)校正階段已 被納入。根據(jù)這一點(diǎn)， 接受的最大合成頻率為時(shí)鐘頻率的 25％（遠(yuǎn)低于奈奎斯特限制） 我們的原型使用一個(gè) 33 MHz 的時(shí)鐘將有效地?cái)?shù)到 8 兆赫。如果相位步等于 1，將累 加器的計(jì)數(shù)加 1，以時(shí)鐘周期，以滿足整個(gè) LUT 和生成一個(gè)周期的輸出正弦波。一個(gè)典型 的頻率設(shè)置字是 32 位寬，但 48 位合成器在較高的頻率分辨率也可使用。其他 [46]的 內(nèi)容是關(guān)于微處理器或以微控制器為基礎(chǔ)的。優(yōu)勢是從 DDS 固有的高分辨率和環(huán)路 噪聲免疫力而來，從而設(shè)計(jì)同樣精確和不受影響的頻率計(jì)。s output will toggle, indicating alternatively that the DDS frequency is higher or lower than the unknown. This is actually an acceptable and expected condition, because (as in a voltage parator) an equality indication could not exist. In our case this is not a problem because the circuit is embedded in a closed loop. The loop will act in a manner that after some short time, the hysteresis, the situation will be reversed and so on. The duration of hysteresis is variable. This situation is controlled, as will be explained later. Although an analog implementation of the frequency parator would look more robust to noise we insisted to the digital implementation for three reasons: ease of implementation in VLSI or Programmable Logic Devices (PLDs) with no need of analog ponents, wide frequency range of operation and shorter response time. Interaction between frequency parator and digital synthesizer After the successive approximation of the unknown frequency the Frequency Comparator realizes that the synthesized frequency is higher (lower) than the unknown one and produces a logic 0 (1) at the output which mands the up/down counter to count in the down (up) direction. As previously mentioned, the output of this counter is considered to be the FSW to the DDS stage. In the case when the DDS frequency was initially lower, the synthesized frequency will increase progressively to reach the unknown one. This will not be realized by the frequency parator and the synthesized frequency will keep on increasing for some clock cycles, until the parator detects the correct relation of it39。s inputs. The FC accepts the hardlimited waveform of the DDS as well as the unknown frequency. From the parison of the two signals a logic output that controls an up/down counter is produced. The counter39。s maximum count. The major blocks have been shown . Among them are the Frequency Comparator and the DDS. To overe some disadvantages of the specific frequency parator a correction stage has been incorporated. This stage is also used for the measurement extraction in order to display the correct reading. Operation of the circuit The circuit operates in such a way that at the beginning of a new measurement the DDS output frequency would be controlled in a successive approximation way. The initial DDS frequency would be half of it39。從比較兩 個(gè)信號(hào)的輸出，控制邏輯向上 /向下計(jì)數(shù)器產(chǎn)生了。本文獻(xiàn)的第 [1]部分的某些文件處 理了低頻率的測量問題并集中在心臟（心臟）信號(hào)的頻率范圍（幾赫茲）或在電 源頻率（ 5060 赫茲） 。產(chǎn)生上述提及的受控的頻率波形是一個(gè)直接 數(shù)字合成器。在凡方波輸出需要的應(yīng)用中，這由 一個(gè)硬限制器在經(jīng)過過濾器之后得到。 3 被提議的頻率測量技術(shù) 產(chǎn)生我們目前的設(shè)計(jì)的想法來自 DDS 的頻率分辨率極高的設(shè)備并且由它的 封閉循環(huán)的形式抗干擾執(zhí)行。時(shí)鐘頻率下降 的影響是其最大輸出頻率， 限制計(jì)數(shù)器的最大計(jì)數(shù)隨之降低。根據(jù)比較器輸出的頻率，在每一個(gè)近似值中 頻率被分成兩個(gè)并且增加或減少到 DDS 的 FSW 中。它主要包括兩個(gè)二進(jìn)制計(jì)數(shù)器， 共計(jì)兩個(gè)和一個(gè) RS 觸發(fā)器。不幸 的是并非如此。這實(shí)際上是一個(gè)可以接 受的和預(yù)期的條件，因?yàn)椋ㄔ陔妷罕容^器）的平等是不可能存在的跡象。在最初的 DDS 頻率低時(shí)，合成頻率將會(huì)逐步增加，達(dá)到未知之一。較低的形跡顯示一個(gè)比較典型的頻率輸出。 這里的坡度為 177。 DDS 具有 32 位輸入和一個(gè) 12 位輸出的正弦查找表 （ LUT）該 12 位輸出的 LUT 。 儀器的行為和預(yù)期的一樣，和常規(guī)的頻率計(jì)數(shù)器工作臺(tái)是一樣的。 這種方法的第二個(gè)主要優(yōu)點(diǎn)是，如果重復(fù)頻率測量，工具一直鎖定，頻率測量不 重新從頭開始， 而是自動(dòng)驅(qū)使到更低或更高的值。此外，該系統(tǒng)的最終輸出采取了一些進(jìn)一步的（測量校正）有助于抗 噪聲能力的后處理。這種可作為振蕩器的合成器，在未知的輸 入頻率范圍被驅(qū)使 “振蕩 ”。基于頻率比較 器的上下命令，我們存儲(chǔ)兩個(gè)極端值， FSW1 和 FSW2，然后再進(jìn)入微控制器 Atmel AT89C52） 轉(zhuǎn)換成數(shù)字表示并反饋到 LCD 顯示器。為了使原型的數(shù)字部分（頻率 比較，連續(xù)計(jì)數(shù)器，校正階段）生效，兩個(gè)產(chǎn)自 Altera（ EPF8064LC68 12） 的 PLD 器件被使用了。相反，其相等數(shù)值存在。 DDS 的 輸出可以被看作是一個(gè)三角波形的頻率調(diào)制的載體。 頻率比較器和數(shù)字合成器之間的互動(dòng) 在頻率比較器 “實(shí)現(xiàn) ” 的未知頻率逐次逼近之后，合成的頻率較高（低）于未知， 并在控制向上 /向下計(jì)數(shù)器的輸出端產(chǎn)生計(jì)算向下 (上 )一個(gè)邏輯 0（ 1）的方向。當(dāng)兩個(gè)歧義在更高的頻率上升邊緣波形發(fā)生在較低的一個(gè)時(shí)期。這個(gè)動(dòng)作降低了 DDS 的頻率。 頻率比較 頻率比較似乎是在設(shè)計(jì)中最關(guān)鍵的階段。最初的 DDS 頻率將有一半為它的最大值。該決議將取 決于 FSW 的數(shù)量和時(shí)鐘頻率。它可以很容易 地表明，對(duì)于任意整數(shù) m，其中 m ，所采取的時(shí)鐘周期數(shù)旨在產(chǎn)