【正文】 件HDL 的編譯器有很多，ACTIVE 公司，MODELSIM 公司，SYNPLICITY 公司，SYNOPSYS 公司，VERIBEST公司等都有自己的編譯器。這一步的最終目的是生成門電路級的網(wǎng)表(Netlist)。這就好像在設(shè)計 PCB 時的布局布線一樣。這一步同時還會加一些時序信息(Timing)到你的設(shè)計項目中去，以便于你做后仿真。編程，下載如果前幾步都沒有發(fā)生錯誤，并且符合設(shè)計要求，這一步就可以將由適配器等產(chǎn)生的配置或下載文件通過編程器或下載電纜下載到目標(biāo)芯片中。2，在秒表正常運行的情況下，如果按下“Start/Stop”鍵，則秒表暫停計時。二、系統(tǒng)需求和解決方案計劃：在項目開始設(shè)計時，首先要確定系統(tǒng)的需求并發(fā)展出一個針對這些需求的計劃。 控制器：控制計數(shù)器的運行、停止以及復(fù)位產(chǎn)生鎖存器的使能信號。消除按鍵抖動的影響；每按一次鍵，只輸出一個脈沖，其寬度為一個時鐘周期。FPGA開發(fā)板的晶振頻率為48MHz，而實際電路需要的頻率為1KHz，故須建立分頻模塊，將48MHz的晶振頻率分頻成1KHz。設(shè)計框圖如下：五、各分模塊原理：、48M1K分頻器對晶振振蕩器產(chǎn)生的時鐘信號進(jìn)行分頻，產(chǎn)生時間基準(zhǔn)信號。實現(xiàn)數(shù)字秒表的設(shè)計需要模6和模10計數(shù)器進(jìn)行組合。如下為模6和模10計數(shù)器代碼：、模6計數(shù)器為了實現(xiàn)在秒表計數(shù)是05的計數(shù)部分，故須設(shè)計一個模6計數(shù)器，輸入時鐘信號、使能和清零，遇上升沿則記一次數(shù)，當(dāng)從0記到5時，進(jìn)位端（用于與下一級計數(shù)器級聯(lián)）有效，且遇上升沿后從5變到0，并且輸出的還有每一時刻的計數(shù)值。在時鐘信號輸入情況下，由狀態(tài)圖顯示，在輸入不同的控制信號是，控制模塊需輸出信號控制計數(shù)器及其他各模塊的清零和使能端，即當(dāng)外部控制運行/暫停鍵首次按下時，控制模塊輸出控制技術(shù)模塊最開始的計數(shù)器模塊使能有效，各模塊清零無效；當(dāng)?shù)诙伟聪聲r為暫停信號，控制模塊控制鎖存器鎖存并控制顯示。當(dāng)使能端有效的情況下，將輸入6組數(shù)據(jù)輸出。、譯碼器包括掃描計數(shù)器、38譯碼器、數(shù)據(jù)選擇器以及7段譯碼器；控制8個數(shù)碼管一掃描方式顯示計時結(jié)果。l、計數(shù)器模塊由模6和模10計數(shù)器級聯(lián)而成。最后對總文件的輸出進(jìn)行管腳分配，并下載到FPGA開發(fā)板上驗證設(shè)計。比如七段LED 管的控制信號就連接到實際電路的七個引腳。一切都準(zhǔn)備就緒后就可以運行Configure Device，選擇要下載的位文件（.bit）便可開始。而下載實現(xiàn)是從外部來觀察程序的實現(xiàn)效果，更直觀，但不具有準(zhǔn)確性。use 。Out8: out STD_LOGIC_VECTOR(7 downto 0)。q : OUT std_logic)。clear : IN std_logic。daout3 : OUT std_logic_vector(3 downto 0)。END COMPONENT。END COMPONENT。j_clr : OUT std_logic。COMPONENT latch PORT(t_0 : IN std_logic_vector(3 downto 0)。t_2 : IN std_logic_vector(3 downto 0)。t00 : OUT std_logic_vector(3 downto 0)。t22 : OUT std_logic_vector(2 downto 0))。t00 : IN std_logic_vector(3 downto 0)。t22 : IN std_logic_vector(2 downto 0)。signal clk_1k,clk_100:std_logic。signal dao1,dao2,dao3,dao5,daoA,daoB,daoC,daoE:std_logic_vector(3 0)。Inst_counter: counter PORT MAP（clk =clk_1k ，eng =ena_A ，clear =clr_A ，daout1 =dao1 ，daout2 = dao2，daout3 = dao3，daout4 = dao4，daout5 = dao5，daout6 = dao6)。Inst_latch: latch PORT MAP(t_0 = dao1, t_00 = dao2, t_1 = dao3, t_11 = dao4, t_2 = dao5, t_22 = dao6, display_in =lock_A , t0 =daoA, t00 =daoB, t1 =daoC, t11 =daoD, t2 =daoE, t22 =daoF)。clk : in STD_LOGIC。end counter10。 then countend Behavioral。co : out STD_LOGIC。begin process(clk,clr,count)begin if clr=39。clear : in STD_LOGIC。daout3 : out STD_LOGIC_VECTOR(3 downto 0)。end counter。COMPONENT counter10 PORT（clr : IN std_logic。daout : OUT std_logic_vector(3 downto 0))。en : IN std_logic。signal clk_100:std_logic。Inst_counter10_1: counter10 PORT MAP（clr = clear，clk =clk_100 ，en =eng，co = co_out1，daout = daout1)。Inst_counter10_4: counter10 PORT MAP（clr = clear，clk =clk_100 ，en = co_out4，co = co_out5，daout = daout5)。q : in STD_LOGIC。s_en : out STD_LOGIC)。signal key:std_logic_vector(1 downto 0)。architecture Behavioral of fenpingqi_48m_1k is signal counter:STD_LOGIC_VECTOR(15 downto 0)。event)then if counter=47999 then counter39。entity fenpingqi_1k_100 isPort(clk : in STD_LOGIC。begin process(clk)begin if(clk=39。t0 : in STD_LOGIC_VECTOR(3 downto 0)。t2 : in STD_LOGIC_VECTOR(3 downto 0)。end display。begin process(clk_1k)begin if clk_1k39。t_00 : in STD_LOGIC_VECTOR(3 downto 0)。t_22 : in STD_LOGIC_VECTOR(2 downto 0)。t1 : out STD_LOGIC_VECTOR(3 downto 0)。end latch。key_in : in STD_LOGIC。signal t : STD_LOGIC_VECTOR(1 DOWNTO 0)。 then if t =3 then k1end Behavioral第五篇：電子科技大學(xué)實驗報告電子科技大學(xué)信息與軟件學(xué)院實 驗 報 告（實驗）課程名稱學(xué)生姓名學(xué)生學(xué)號電子科技大學(xué)教務(wù)處制表電 子 科 技 大 學(xué)實驗報告學(xué)生姓名：學(xué) 號：指導(dǎo)教師： 實驗地點：實驗時間：一、實驗室名稱：二、實驗項目名稱：三、實驗學(xué)時：4學(xué)時四、實驗原理：五、實驗?zāi)康模毫?、實驗?nèi)容：七、實驗器材（設(shè)備、元器件）：八、實驗步驟：九、實驗數(shù)據(jù)及結(jié)果分析：十、實驗結(jié)論：十一、總結(jié)及心得體會：十二、對本實驗過程及方法、手段的改進(jìn)建議：報告評分：指導(dǎo)教師簽字：