【正文】 定時結(jié)束后，輸出通知信號，系統(tǒng)回到復位狀態(tài)。 根據(jù)系統(tǒng)的基本要求 （ 1） 計時電路的設(shè)計：芯片內(nèi)部產(chǎn)生和外部提供。 （ 4） 時間顯示電路：采用 4 位 7 段顯示數(shù)碼管顯示 ,并由芯片直接驅(qū)動。微波爐控制器的系統(tǒng)框圖如圖 1 所示。烹調(diào)結(jié)束，系統(tǒng)恢復初始狀態(tài)。當 LD_DONE 有效時，輸出烹調(diào)結(jié)束數(shù)據(jù)。 8 圖中，當 RESET 信號有效時，系統(tǒng)復位清零；輸入 /輸出對應(yīng)烹調(diào)時間設(shè)置、顯示譯碼測試、完成信號顯示和減法計數(shù)定時四種狀態(tài)進行相應(yīng)的轉(zhuǎn)換。DONEamp。當 L_TEST 有效時，輸出數(shù)碼管測試數(shù)據(jù)。 圖 6 計時器模塊原理圖 計時器模塊的框圖如圖 7 所示。 USE 。 輸入時間 SET_T:IN STD_LOGIC。 時鐘脈沖 DONE:IN STD_LOGIC。 指示數(shù)據(jù)裝載電路載入設(shè)置 時間數(shù)據(jù) DATA:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)。 ARCHITECTURE rtl OF controllor IS TYPE STATES IS(IDLE,LAMP_TEST,SET_CLOCK,TIMER,DONE_MS G)。 設(shè)置時間信號 BEGIN PROCESS(CLK,RESET) 時鐘和復位的進程 BEGIN IF RESET=39。EVENT AND CLK=39。 END PROCESS。039。139。 否則自動加 1 END IF。 THEN 設(shè)置分的個位 IF DATATMP(11 DOWNTO 8) = 1001 THEN 9 自動跳轉(zhuǎn)到 0 DATATMP(11 DOWNTO 8) = 0000。 IF KEY(1)39。 ELSE DATATMP(7 DOWNTO 4) = DATATMP(7 DOWNTO 4) + 1。EVENT AND KEY(0) = 39。 END IF。 END PROCESS。039。 THEN 按下 SET_T 鍵時 SET_T0 = NOT SET_T0。 THEN LED_SET_T = 39。 賦予 SET_T 持續(xù)電平 END IF。039。039。139。139。039。139。 ELSIF SET_T0=39。139。039。 END IF。 LD_DONE=39。139。 END PROCESS。 USE 。 LD_DONE:IN STD_LOGIC。 ARCHITECTURE rtl OF loader IS BEGIN PROCESS(DATAIN,LD_TEST,LD_CLK,LD_DONE) CONSTANT ALLS:STD_LOGIC_VECTOR(15 DOWNTO 0)測試信息 :=1000100010001000。 三選一狀態(tài) TEMP:=LD_TESTamp。 WHEN010=烹調(diào)完成 DATAOUT=DONE。 END PROCESS。 USE 。 信號使能 DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE rtl OF t10 IS SIGNAL TMP:STD_LOGIC_VECTOR(3 DOWNTO 0)。 ELSIF LOAD=39。EVENT AND CLK=39。THEN IF TMP=0000THEN 0 跳轉(zhuǎn)到 9 TMP=1001。 END IF。 COOK=CARRY_OUT ELSE CARRY_OUT=39。 Q=TMP。 USE 。 DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE rtl OF t6 IS SIGNAL TMP:STD_LOGIC_VECTOR(3 DOWNTO 0)。 ELSIF LOAD=39。EVENT AND CLK=39。THEN IF TMP=0000THEN 0 自動跳轉(zhuǎn)到 5 TMP=0101。 END IF。 賦值給 COOK ELSE CARRY_OUT=39。 Q=TMP。 ENTITY counter IS PORT( COOK:IN STD_LOGIC。 SEC0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 分十位 DONE:OUT STD_LOGIC 完成 )。 EN:IN STD_LOGIC。 END COMPONENT t10。 DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL CLK0:STD_LOGIC。 SIGNAL S3:STD_LOGIC。 U3:t10 PORT MAP(S1,LOAD,CLR,COOK,DATA(11 DOWNTO 8),MIN0,S2)。 顯示譯碼的符號圖 Y M Q 4 7in s tA I N 4 [ 3 . . 0 ] D O U T 7 [ 6 . . 0 ] 顯示譯碼的源程序 19 LIBRARY IEEE。 DOUT7:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 1 WHEN0010=DOUT7=1011011。 5 WHEN0110=DOUT7=1111101。 9 WHEN1010=DOUT7=1011110。 e WHEN OTHERS=DOUT7=0000000。 20 控制器仿真及分析 狀態(tài)控制模塊仿真 數(shù)據(jù)載入模塊仿真 21 計數(shù)模塊仿真 顯示模塊仿真 22 23 設(shè)計總結(jié) 這次的項 目設(shè)計結(jié)束了，通過這次課程設(shè)計我進一步加深了對電子設(shè)計自動化的了解。 同時也掌握了做課程設(shè)計的一般流程，為以后的設(shè)計積累了一定的經(jīng)驗。 在此，也感謝鄭老師的悉心指導使自己學到了很多東西??！ 24 感 言 FPGA 的內(nèi)容，主要是針對微波爐控制器方面。 ，知道做什么事情都要認真，而且沒有一次性的成功，特別是對程序不能編譯成功的時候，我們更需要一種耐