【正文】 DSP 器件，同 時(shí)使用 FPGA 器件后 實(shí)現(xiàn) 系 統(tǒng) 所需要的 電 路 級(jí)數(shù) 又少 ， 因而整 個(gè) 系 統(tǒng) 的工作速度 會(huì) 得到提高。完成 設(shè)計(jì) 描述后即可通 過編輯 器 進(jìn) 行排 錯(cuò)編譯 ， 變 成特定的文本格式 ， 為 下一步的 綜 合做準(zhǔn) 備 。功能仿 真僅對(duì)設(shè)計(jì) 描述的 邏輯 功能 進(jìn)VHDL 語(yǔ)言描述描述 VHDL 語(yǔ)言級(jí)功能仿真 編譯、綜合、將語(yǔ)言轉(zhuǎn)化為門電路 全時(shí)序邏輯優(yōu)化 門級(jí)電路仿真 可測(cè)性分析和測(cè)試電路自動(dòng)生 成 CPLD實(shí)現(xiàn) 系統(tǒng)劃分 約束驅(qū)動(dòng) ASIC實(shí)現(xiàn) 系統(tǒng)完成 10 行 測(cè)試 ， 以了解其 現(xiàn)實(shí) 功能是否 滿 足原 設(shè)計(jì) 的要求 ， 對(duì) 于 設(shè)計(jì) 描述的 邏輯 功能 進(jìn) 行 測(cè)試 模擬 ， 以了解其 實(shí)現(xiàn) 的功能是否 滿 足 設(shè)計(jì) 的要求，由于此 時(shí) 的仿 真 只是根據(jù) VHDL 的 語(yǔ)義進(jìn)行的， 與 具體 電 路 沒 有 關(guān) 系 ， 仿 真過 程不涉及具體 器件的硬件特性，如延 遲 特性。 這種 仿 真 的主要目的在于 檢查綜 合器的 綜 合結(jié) 果是否 與設(shè)計(jì)輸 入一致。 硬件描 述 語(yǔ) 言 VHDL 及 數(shù) 字系 統(tǒng)設(shè)計(jì) 方法 由 傳統(tǒng) 的“ Bottomup”（自底向上） 設(shè)計(jì) 方法改 變?yōu)?一 種 新的“ Topdown”（自 頂 向下） 設(shè)計(jì) 方法。 VHDL 主要用 來 描述 數(shù) 字系 統(tǒng) 的 結(jié)構(gòu) 、行 為 、功能和接口 ， 非常適用于可 編 程 邏輯 芯片的 應(yīng) 用 設(shè)計(jì) 。在方框一 級(jí)進(jìn) 行仿 真 、 糾錯(cuò) ， 并 用硬件描述 語(yǔ) 言 對(duì) 高 層 次的系 統(tǒng)進(jìn) 行描述 ， 在系 統(tǒng) 一 級(jí)進(jìn) 行 驗(yàn)證 。 降低了硬件 電 路的 設(shè)計(jì)難 度 在使用 VHDL 語(yǔ) 言 設(shè)計(jì) 硬件 電 路 時(shí) ， 可以免除 編寫邏輯 表 達(dá) 式或 真值 表的 過 程 ， 使得設(shè)計(jì)難 度大大下降 ， 從 而也 縮 短了 設(shè)計(jì) 周期。 當(dāng)產(chǎn) 品的 產(chǎn) 量 達(dá) 到相 當(dāng) 的 數(shù) 量 時(shí) ， 采用 VHDL 進(jìn)行的 設(shè)計(jì) 很容易 轉(zhuǎn)換 成 專 用的集成 電 路 來實(shí)現(xiàn) ， 僅僅 需要更 換 不同的 庫(kù) 重行 進(jìn) 行 綜 合。 內(nèi) 嵌的 專 用乘法器 電 路可以提高 產(chǎn) 品 進(jìn) 行 數(shù) 字信 號(hào)處 理的速度。 Virtex Ⅱ采用 數(shù) 控阻抗匹配（ DCI， Digitally Controlled Impedance）技 術(shù) Virtex， 從而可以 減 小因阻抗匹配 問題 而造成的系 統(tǒng) 不 穩(wěn) 定性。 VirtexII CLB 模 塊 由 4 個(gè) 相同的 Slice 和附加 邏輯構(gòu) 成 ， 用于 實(shí)現(xiàn)組 合 邏輯 和 時(shí) 序 邏輯 。 這個(gè)開發(fā) 系 統(tǒng) 提供了友好的用 戶 界面 ， 具有強(qiáng)大的 開發(fā)設(shè)計(jì) 功能。 (3)具有完全集成化的 開發(fā)環(huán) 境，用 戶 能 夠 方便、快捷地完成 開發(fā) 任 務(wù) : (4)具有非常豐富的元件 庫(kù) ，大大地提高了用 戶 的 開發(fā) 效率 。通常 ， 綜 合器首先必 須給 定所要 實(shí)現(xiàn) 的硬件 結(jié)構(gòu)參數(shù) ， 硬件 結(jié)構(gòu)參數(shù) 的功能 將軟 件描述 與給 定的硬件 結(jié)構(gòu) 以一定的方式 聯(lián) 系起 來 。適配所 選 定的日 標(biāo) 器件 (FPGA/CPLD)必 須屬 于 綜 合器中己指定的目 標(biāo) 器件系列。 ModelSim 是全世界 應(yīng) 用最廣的 VHDL 和 VHDL/Verilog 混合 語(yǔ) 言仿 真 器 ， 也是成 長(zhǎng) 速度最快的 Verilog 仿 真 器 ， 不但深受客 戶歡 迎 ， 也 證 明 Model Technology 努力提供最好的模 擬 技 術(shù) 、工作效能、技 術(shù) 支持和價(jià)格。此外，無 論設(shè)計(jì) 人 員 采用那 種 ModelSim 模 擬 工具 ， 他 們 都享有 Model Technology 馳 名 業(yè) 界的操作 簡(jiǎn)單 性、除 錯(cuò) 支持、強(qiáng)健可靠的仿 真質(zhì)量和技 術(shù) 支持。 并 行 結(jié)構(gòu) 的改 進(jìn) 傳統(tǒng) 的 線 性 FIR 濾 波器的 實(shí)現(xiàn)結(jié)構(gòu) 如下 圖 所示 X ( 7 ) X ( 6 ) X ( 5 ) X ( 4 )X ( 0 ) X ( 1 ) X ( 2 ) X ( 3 ) 圖 性 FIR濾 波器的 實(shí)現(xiàn)結(jié)構(gòu) 16 模 塊 的 劃 分 并 行 F I R 濾 波 器 實(shí) 現(xiàn)A / D 模 塊預(yù) 相 加 模 塊乘 累 加 模 塊并 行 延 時(shí) 模 塊 加 法 器 組 抽 頭 系 數(shù) 模 塊 移 位 相 加 模 塊 圖 并行模塊結(jié)構(gòu)圖 數(shù) 字 濾 波器 處 理的是 數(shù) 字信 號(hào) ， 首先必 須將 模 擬 信 號(hào)經(jīng)過 A/D 轉(zhuǎn)換 成離散的信 號(hào) ， 由于 條 件的限制 ， 此 過 程是通 過 Matlab 來實(shí)現(xiàn) 的。 3．加法器 組 模 塊 由于 線 性 F1R 濾 波器抽 頭 系 數(shù) 具有 對(duì)稱 性 ， 因此可以通 過 加法器 組將對(duì)稱 的 x(n)進(jìn) 行預(yù) 相加 ， 這樣 可以 減 少 N 個(gè) 乘法器 ， 從 而降低了硬件的 規(guī) 模。全 并 行 實(shí)現(xiàn) 方法可以利用流水 線 技 術(shù) ， 將復(fù)雜 的 數(shù) 字 邏輯電 路分 級(jí)實(shí)現(xiàn) 。也就是 說 流水 線 技 術(shù) 是 將 待 處 理的任 務(wù) 分解 為 相互有 關(guān) 而又相互 獨(dú) 立的、可以 順 序 執(zhí) 行的子任務(wù)來 逐步 實(shí)現(xiàn) 。 雖 然如此 ， 但是如果我 們 把系 數(shù) 的 個(gè)數(shù) 限制在 4 個(gè) 或是 8 個(gè) 的 時(shí) 候，再加上流水 線 寄存器 ， 這個(gè) 代價(jià) 還 是 值 得 的。 USE 。 clk， p2s_load: in std_logic。 begin process(clk) begin if(clk’event and clk=’1’)then if(p2s_load=’1’)then din_temp=din(6)amp。 end if。 end behavioral。 該模 塊 的 頂層 代 碼 如下 : LIBRARY ieee。 entity preadd is port(A， B:in std_logic_vector(3 downto 0)。 end preadd。 s:out std_logic )。 其模 塊 符 號(hào) 如下 20 圖 塊 塊 查 找表 單 元 ， 該 模 塊 的 頂層 代 碼 如下 : LIBRARY ieee。 entity rom is port(table_in : in std_logic_vector(3 downto 0)。 when”0001”=table_out=”00101000”。 when”0101”=table_out=”11110000”。 when”1001”=table_out=”11111000”。 when”1101”=table_out=”11000000”。 end case。 這 是由于加法器的 輸 出很不 穩(wěn)定 ， 影 響 了最后 結(jié) 果的 輸 出 ， 所以要 將結(jié) 果 進(jìn) 行 鎖 存。 22 USE 。 p2s_load:out std_logic。 end controler。 begin if(clk’event and clk=’1’)then case state is when s0= count :=0。add_sub=’0’。 end if。 acc_clr=’1’。 when s2=p2s_load=’0’。add_sub=’0’。 end case。 其模 塊 符 號(hào) 如下 23 圖 存模 塊 I R 濾 波器串行方式 實(shí)現(xiàn) 的系 統(tǒng) 分析 根據(jù)前而的各模 塊 的 設(shè)計(jì)實(shí)現(xiàn) ， 生成的 FIR 串行方式的 頂層 原理 圖 I R濾 波器串行方式 實(shí)現(xiàn) 24 串行 FIR 濾 波器的 擴(kuò) 展 應(yīng) 用 串行 濾 波器的 輸 入采用 并 行 ， 而 輸 出采用串行方式 ， 而且 數(shù) 據(jù)也采用 2 進(jìn) 制 補(bǔ)碼 表示。在串行 濾 波器的 級(jí)聯(lián)結(jié)構(gòu) 中 ， 由于使用了相同的控制 模 塊 和移位累加器 ， 所以 兩個(gè) 模 塊 共用一個(gè) 控制模 塊 和移位累力加 器。 為 了提高系 統(tǒng) 的性 能，串行 濾 波器在 實(shí)現(xiàn)時(shí) 也采用了流水 線 技術(shù) ， 由于流水 線 造成的 輸 出 滯 后 ， 數(shù) 據(jù) 從輸 入到有效 輸 出要 經(jīng)過 18 個(gè)時(shí)鐘 周期的延 時(shí) 。本 論 文就基于 FPGA 器件 實(shí)現(xiàn) FIR 數(shù) 字 濾 波器完成了以下 研 究 : 首先以 FIR 數(shù) 字 濾 波器的基本理 論為 依據(jù) ， 使用分布式算法 為濾 波器的硬件 實(shí)現(xiàn) 算法 ， 并對(duì) 其進(jìn) 行了 詳細(xì) 的 討論 。因此 ， 可以看出 ， 在具體的 設(shè)計(jì)當(dāng) 中要根據(jù)系 統(tǒng)資源和具體 設(shè)計(jì) 要求 兩 方面 來 具體的考 慮 。 參考文獻(xiàn) 華 ，汪 凱 仁 .數(shù) 字信 號(hào)處 理【 M】 .上海 :復(fù) 旦大 學(xué) 出版社， 1992 ， 數(shù) 字信 號(hào)處 理 (第二版 )【 M】 .西安 :西安 電 子科技大 學(xué) 出版社， 2021 ， 陳 美金 .VHDL程序 設(shè)計(jì) 【 M】 .北京 :清華 大 學(xué) 出版社， 2021 .EDA工程 概論 【 M】 .北京 :清華 大 學(xué) 出版社， 2021 ， 羅 豐， 吳 順軍 . CPLD技 術(shù) 及其 應(yīng) 用【 M】 .西安 :西安 電 子科技大 學(xué) 出版社， 1999 東 等 編 著 .VHDL語(yǔ) 一言程序 設(shè)計(jì) 及 應(yīng) 用 .北京 :北京 郵電 大 學(xué) 出版社， ， 楊 爾 濱 ， 趙 玲 編 著 .信 號(hào)處 理原理 與應(yīng) 用， 北京 :清華 大 學(xué) 出版社， 2021 繼 昌，李香萍，滕建 輔 ，基于位串行分布式算法和 FPGA 實(shí)現(xiàn) FIR 電 路的 研 究， 電 子 測(cè) 量 與儀器 學(xué)報(bào) ， ， 顧 新 編 著 .VHDL 硬件描述 語(yǔ) 言 與數(shù) 字 邏輯電 路 設(shè)計(jì) .西安 :西安 電 子科技大 學(xué) 出版社，2021 軍 ，徐光 暉編 著 .CPLD/FPGA 的 開發(fā)與 應(yīng) 用 .北京 :電 子工 業(yè) 出版社， 26 ABSTRACT With the development of the technology ， the design of the electronic circuit is getting rid of traditional pattern， while using FPGA to design electronic circuit is being the trend of design. Because using FPGA to design electronic circuit have the advantage of short time and relative less fund， and can make product as electronic circuit to product as CMOS the person who knows the history of the Programmable Logic Device， FPGAprovide the strong power in the field of the modem electronic circuit design instructure， the scale of the integration ， and the design the Digital signal processing， filter is very important. It is useful of Digital filter in voice processing ， image processing ， HDTV ， Pattern Recognitionand spectrum is widely used of Finite Impulse Response (FIR) filter， because it has theadvantage of only zeros ， system stable ， linearity phase ， to implement FFT fast ， quick operation and so on. In this paper， FPGA is used to design FIR filter in the purpose of filtering the noise of the echo because of the advantage of FPGA in programmable fast.