最新任意信號(hào)發(fā)生器設(shè)計(jì)dds-預(yù)覽頁
【正文】 器波形發(fā)生模塊辭Verilog和SystemC。從此VHDL成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。由相位累加器字長(zhǎng)N的限制，累加到一定值后輸出將會(huì)溢出，這樣波形存儲(chǔ)器的地址就會(huì)循環(huán)一次，即輸出波形循環(huán)一周。DDS的特點(diǎn)優(yōu)點(diǎn)：（1）輸出頻率相對(duì)帶寬較寬輸出頻率帶寬為50%fs（理論值）。因此，頻率時(shí)間等于頻率控制字的傳輸，也就是一個(gè)時(shí)鐘周期的時(shí)間。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。另外，只要在DDS的波形存儲(chǔ)器存放不同波形數(shù)據(jù)，就可以實(shí)現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。目前市場(chǎng)上采用CMOS、TTL、ECL工藝制作的DDS工習(xí)片，工作頻率一般在幾十MHz至400MHZ左右。Left_zeng為遞減鋸齒波，其設(shè)計(jì)方法是每一次時(shí)鐘信號(hào)出現(xiàn)上升沿，則給輸出信號(hào)減1，直到輸出信號(hào)為0，此時(shí)將輸出信號(hào)置為全1。square為標(biāo)準(zhǔn)方波，其設(shè)計(jì)方法同占空比可調(diào)的方波，只是它的控制變量是一個(gè)恒定值，使其占空比為50%。圖2數(shù)控分頻器如圖4所示：圖3SEL為多路選擇器的選擇輸入信號(hào)，D0D5為6路信號(hào)的輸入，Q[7..0]為頻率輸出，各波形產(chǎn)生器如圖6所示：圖5從整體設(shè)計(jì)上將要產(chǎn)生的幾個(gè)波形分開設(shè)計(jì)，與C語言設(shè)計(jì)有點(diǎn)類似，不過VHDL語言作為一種硬件描述語言，其本質(zhì)與C語言不同，它完成的是實(shí)際的硬件電路的配置，而C語言完成的是控制、運(yùn)算等。BEGINIF CLK39。139。END IF。P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC。 THENCNT2 := NOT CNT2。END IF。多路選擇器a:STD_LOGIC。復(fù)位信號(hào)為0，置最小值ELSIFclk=39。IF a=39。IF 置最大值END IF。a:=39。ELSEEND IF。END IF。當(dāng)tmp為“00000001”時(shí)a=0，下一時(shí)鐘到來時(shí)，進(jìn)入tmp加狀態(tài)。PROCESS(clk,clr)VARIABLE039。a=39。EVENT THEN檢測(cè)時(shí)鐘上升沿計(jì)數(shù)tz THENa=39。END IF。其中，時(shí)鐘上升沿條件下，調(diào)節(jié)a的值，以控制clk的分頻系數(shù)。AND139。ELSEbegin==從而實(shí)現(xiàn)調(diào)頻的目的。process(clk,xuanze)event thenxuanze=39。if count=4 then—四分頻進(jìn)程039。(PSKPhase Shift Keying)PSK實(shí)現(xiàn)主要根據(jù)輸入信號(hào)進(jìn)行判斷，如果是0的話那么就將相位移動(dòng)180度，這個(gè)是由255減去正弦波輸入的幅度值來實(shí)現(xiàn)的，如果輸入的是1的話就是直接和載波相位相同，直接輸出正弦波信號(hào)。process(pskin)event thenpskin=39。outdata=255indata。elsif，最后在由相位累加器地址取出對(duì)應(yīng)的幅度值輸出到DAC0832的數(shù)據(jù)口再經(jīng)過DA轉(zhuǎn)換成模擬信號(hào)從而實(shí)現(xiàn)任意波的產(chǎn)生。tmp:IFclk=39。tmp=63 THENISWHEN 01=q=254。WHEN 04=q=245。WHEN 07=q=225。WHEN 10=q=197。WHEN 13=q=162。WHEN 16=q=124。 WHEN 19=q=87。 WHEN 22=q=53。 WHEN 25=q=26。 WHEN 28=q=8。WHEN 31=q=0。WHEN 34=q=4。END CASE。elseQuartusII簡(jiǎn)介QuartusII可編程邏輯開發(fā)軟件是Altera公司為其FPGA/CPLD芯片設(shè)計(jì)推出的專用開發(fā)工具，是Altera公司最新一代功能更強(qiáng)的EDA開發(fā)軟件，可完成從設(shè)計(jì)輸入，綜合適配，仿真到下載的整個(gè)設(shè)計(jì)過程。Pro、ModelSim等第三方QuartusII還內(nèi)嵌SOPC Builder，可實(shí)現(xiàn)6示。數(shù)控分頻模塊時(shí)序仿真結(jié)果多路選擇器模塊時(shí)序仿真結(jié)果遞減鋸齒波信號(hào)占空比可調(diào)方波信號(hào)在設(shè)計(jì)上不僅實(shí)現(xiàn)了各種波形的頻率調(diào)節(jié)，還實(shí)現(xiàn)了方波占空比的調(diào)節(jié)。結(jié)束語這次課程設(shè)計(jì)是任意信號(hào)發(fā)生器的設(shè)計(jì)。在做的過程中發(fā)現(xiàn)了很多問題，主要是理論上很多東西在實(shí)際執(zhí)行當(dāng)中會(huì)遇到許多問題要解決它需要很多時(shí)間，正是由于出現(xiàn)了問題所以我們才要學(xué)會(huì)如何解決它，在問題中成長(zhǎng)。在FPGA的設(shè)計(jì)過程中我們要時(shí)刻考慮到精簡(jiǎn)優(yōu)化設(shè)計(jì)的問題從而節(jié)約成本達(dá)到最佳優(yōu)化的目標(biāo)?？茖W(xué)出版社[2]辭近一個(gè)星期的課程設(shè)計(jì)即將結(jié)束，在此，要感謝給予我?guī)椭睦蠋熀屯瑢W(xué)們。在成長(zhǎng)的道路上難免遇到許多挫折但始終會(huì)有幾個(gè)人在后方支撐著你，你便會(huì)有精神上的支柱。
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