【正文】 了74LS47的真值表，表示出了它與數(shù)碼管之間的關(guān)系。 S1 校對(duì)秒的按鍵 S3 校對(duì)分的按鍵 S6 校對(duì)時(shí)的按鍵 多功能數(shù)字鐘的鬧鐘功能部分通過按鍵s1,s3,s6,設(shè)定鬧鐘時(shí)間，當(dāng)時(shí)鐘進(jìn)入鬧鐘設(shè)定的時(shí)間 撥碼開關(guān) 此次設(shè)計(jì)撥碼開關(guān)的主要作用是清零，和選擇模式即狀態(tài)的切換 QuartusⅡ軟件開發(fā)平臺(tái)（） 本程序設(shè)計(jì)的是基于VHDL的數(shù)字時(shí)鐘，采用采用采用采用EDA開發(fā)工具，VHDL語言為硬件描述語言， QUARTUSII作為程序的運(yùn)行平臺(tái)，所開發(fā)的程序經(jīng)過調(diào)試運(yùn)行，波形仿真驗(yàn)證，初步實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)。在具體設(shè)計(jì)時(shí)只要根據(jù)這些模塊各自的功能編寫程序就大大的提高工作效率。在系統(tǒng)設(shè)計(jì)時(shí)將控制模塊和時(shí)間計(jì)數(shù)模塊集成在一起。時(shí)間計(jì)數(shù)模塊由一系列的計(jì)數(shù)器進(jìn)行級(jí)聯(lián)實(shí)現(xiàn)，包括六進(jìn)制、十進(jìn)制、二十四進(jìn)制計(jì)數(shù)器。顯示模塊由一個(gè)沒有進(jìn)位的六進(jìn)制計(jì)數(shù)器、一個(gè)六選一選擇器和一個(gè)七段譯碼管組成。秒計(jì)數(shù)器滿60后向分計(jì)數(shù)器進(jìn)位,分計(jì)數(shù)器滿60后向小時(shí)計(jì)數(shù)器進(jìn)位,小時(shí)計(jì)數(shù)器按照“24翻1”規(guī)律計(jì)數(shù)。d為置位，計(jì)數(shù)段為100次 begin if d = 39。139。 else count:=count+1。139。 c: out std_logic)。定義 秒的端口 個(gè)位，十位 begin rclk=add xnor clk。secs:=0000。139。co=39。co=39。當(dāng)計(jì)數(shù)個(gè)位為9，十位為5，計(jì)數(shù)值為59時(shí)，秒的個(gè)位十位都為零，進(jìn)位為一，說明此時(shí)計(jì)數(shù)為一分鐘。 naout,clkout : out std_logic_vector(2 downto 0))。) then sel為一時(shí)，鬧鐘模式開啟，否則繼續(xù)時(shí)鐘的顯示 naout=add。wei=111110。wei=111011。wei=101111。wei=111111。 case data is when0000=du=01000000。 when0100=du=00011001。 when1000=du=00000000。 else case data is when0000=du=11000000。 when0100=du=10011001。 when1000=du=10000000。 end if。 （2）譯碼模塊：根據(jù)計(jì)時(shí)模塊的狀態(tài)輸出值來確定對(duì)應(yīng)位的數(shù)據(jù)的，其輸出是7段高低電平，以點(diǎn)亮相應(yīng)的數(shù)碼管； （3）計(jì)數(shù)控制模塊：根據(jù)外部控制信號(hào)，進(jìn)行時(shí)鐘計(jì)數(shù)的調(diào)整和計(jì)時(shí)的控制； （4）響鈴控制模塊：根據(jù)外部鬧鐘控制信號(hào)完成鬧鐘的定時(shí)，當(dāng)計(jì)數(shù)模塊技術(shù)到和該模塊所設(shè)定時(shí)間一致時(shí)，該模塊將驅(qū)動(dòng)蜂鳴器響鈴。139。 else bep=39。 系統(tǒng)時(shí)鐘為50MHZ begin if clk39。139。 counts:=counts+1。 end process。139。 elsif(countms50000) then clkms=39。 end if。 end if。 end process。下載測(cè)試后，按復(fù)位鍵后數(shù)碼管顯示0時(shí)0分0秒開始計(jì)數(shù)，分秒時(shí)計(jì)數(shù)都正確。 數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率（1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。時(shí)間為一分鐘。它不僅僅是一個(gè)學(xué)習(xí)新知識(shí)新方法的好機(jī)會(huì)，同時(shí)也是對(duì)我所學(xué)知識(shí)的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤,降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。致謝 感謝梁老師一學(xué)期的教導(dǎo)，老師嚴(yán)謹(jǐn)?shù)膽B(tài)度、嚴(yán)格的要求以及強(qiáng)烈的專業(yè)素養(yǎng)都對(duì)我們有十分深刻的影響，使得我們學(xué)會(huì)精益求精，端正自己的學(xué)習(xí)態(tài)度。參考文獻(xiàn)[1] 李國麗，：中國科技大學(xué)出版社，2000 [2] 潘松，：科學(xué)出版社，2002[3] 鄭家龍，王小海，：高等教育出版社，2002[4] 宋萬杰，羅豐，：西安電子科技大學(xué)出版社，1999 [5] 盧杰，：科學(xué)出版社，2001 [6] 王金明， ：電子工業(yè)出版社，2002 附錄 鬧鐘模塊的程序：library ieee。 hh1,hh2,mm1,mm2,h1,h2,m1,m2: in std_logic_vector(3 downto 0)。 begin process(bep,clk,hh1,hh2,mm1,mm2,h1,h2,m1,m2) begin if (h1=hh1 and h2=hh2 and mm1=m1 and mm2=m2 ) OR (mm1=0000 and mm2=0000) then if clk=39。 end if。 beep=bep。use 。 sel:in std_logic。architecture art of endslc is begin process(sel,wei1,wei2,out1,out2) begin if(sel=39。 else wei=wei2。end architecture。entity sel is port( f0,f1,f2,f3,f4,f5 : in std_logic_vector(3 downto 0)。end entity。 when 001=data=f1。 when 011=data=f3。 when 101=data=f5。 end case。 when0010=du=00100100。 when0110=du=00000010。 when others=du=01000000。 when0010=du=10100100。 when0110=du=10000010。 when others=du=11000000。end architecture。entity beep is port( clk: in std_logic。architecture art of beep is signal bep : std_logic。event then bep=not bep。 end if。兩個(gè)時(shí)鐘信號(hào)library ieee。 clkms: out std_logic。 begin if clk39。139。 counts:=counts+1。 end process。139。 elsif(countms50000) then clkms=39。 end if。外部觸發(fā)時(shí)鐘use 。end entity 。 if cl_r=39。co=39。and rclk39。139。039。 c=co。end architecture。entity disshk is port(clk: in std_logic。architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。event and clk=39。 count :=0。 else q=39。end architecture。entity disshk is port(clk: in std_logic。architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。event and clk=39。 count :=0。 else q=39。end architecture。entity disshk is port(clk: in std_logic。architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。event and clk=39。 count :=0。 else q=39。end architectur