基于vhdl電子日歷的設(shè)計(jì)-預(yù)覽頁
【正文】 的巨大作用，了解進(jìn)行硬件系統(tǒng)設(shè)計(jì)的整個(gè)流程，對(duì)生活工作中的電氣設(shè)備有了更深一層次的了解，對(duì)電氣工程專業(yè)有了更多興趣。4）仿真報(bào)時(shí)功能，通過觀察有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。 2）畫出頂層原理圖，寫出頂層文件源程序。第三章 設(shè)計(jì)原理按照模塊化的設(shè)計(jì)思想，要實(shí)現(xiàn)電子日歷的基礎(chǔ)功能，必定要包含年、月、日和星期的功能模塊，其中，日用三十進(jìn)制計(jì)數(shù)器來實(shí)現(xiàn)，月用十二進(jìn)制計(jì)數(shù)器來實(shí)現(xiàn)，年的低兩位和高兩位都是一百進(jìn)制計(jì)數(shù)器，同時(shí)每個(gè)計(jì)數(shù)器都有顯示輸出端和進(jìn)位輸出端，同時(shí)低級(jí)別（如日）的進(jìn)位輸出要給較高級(jí)別（如月）的時(shí)鐘輸入端，以此類推，采用串行工作方式進(jìn)行連接。譯碼驅(qū)動(dòng)譯碼驅(qū)動(dòng)譯碼驅(qū)動(dòng)譯碼驅(qū)動(dòng)譯碼驅(qū)動(dòng)譯碼驅(qū)動(dòng)年十位計(jì)數(shù)年個(gè)位計(jì)數(shù)月十位計(jì)數(shù)月個(gè)位計(jì)數(shù)日十位計(jì)數(shù)日個(gè)位計(jì)數(shù)校年控制電路校月控制電路分頻器電路分頻器電路晶體振蕩器電路圖31電子日歷實(shí)驗(yàn)原理圖原理圖說明： K1鍵是選擇電子日歷工作的模式，K2鍵提供上升沿（時(shí)鐘功能）來使各計(jì)數(shù)模塊加一，從而實(shí)現(xiàn)校時(shí)的功能。如果此時(shí)按一下按鍵1，那么電子日歷停止計(jì)時(shí)，工作于模式1，再通過按鍵2對(duì)分進(jìn)行校時(shí)，通過同樣的方法可以對(duì)時(shí)、日、月、年進(jìn)行校時(shí)。USE 。END CNT60。139。)。Q11=0000。039。 Q1=Q11。時(shí)模塊為24進(jìn)制計(jì)數(shù)器。ENTITY CNT24 IS PORT(CLK:IN STD_LOGIC。ARCHITECTURE ONE OF CNT24 IS SIGNAL Q11,Q22:STD_LOGIC_VECTOR(3 DOWNTO 0)。 THEN Q11=Q11+1。 Q22=Q22+1。COUT=39。 END IF。Q2=Q22。USE 。 COUT:OUT STD_LOGIC)。EVENT AND CLK=39。 END IF。END。日模塊為30進(jìn)制計(jì)數(shù)器。ENTITY DAY ISPORT( CLK :IN STD_LOGIC。END。139。)。CQ3=0001。039。 CQ2=CQ4。USE 。 END 。139。 END IF。139。END IF。END。USE 。END YEAR。139。)。Q1=0000。039。 Y1=Q1。USE 。 COUT:OUT STD_LOGIC)。EVENT AND CLK=39。039。 IF Q22=9 AND Q11=9 THEN Q22=0000。 ELSE COUT=39。 END PROCESS。仿真結(jié)果：圖 47高兩位年模塊仿真圖如圖所示，高兩位年模塊為100進(jìn)制計(jì)數(shù)器符合設(shè)計(jì)的要求，設(shè)計(jì)正確。USE 。 WO,DO,MO,YLO,YHO:OUT STD_LOGIC)。EVENT AND K1=39。 END IF。MO=MI。DO=39。YLO=39。 選通星期模塊，調(diào)周 WHEN 0010=WO=39。039。039。039。YHO=39。DO=39。YLO=K2。039。039。 選通年模塊，調(diào)年 WHEN OTHERS=NULL。仿真結(jié)果：圖48 K1按下一次與兩次，K2校正星期與日?qǐng)D49 K1按下三次，K2校正月圖410 K1按下四次，K2校正年低兩位圖411 K1按下五次，K2校正年高兩位圖412 K1按下六次恢復(fù)正常如圖，按鍵K1，K2能夠完成電子日歷工作模式的選擇與調(diào)時(shí)校對(duì)的功能，滿足系統(tǒng)的設(shè)計(jì)要求，設(shè)計(jì)正確。ENTITY CONTROL IS PORT(WL,WH,DL,DH,ML,MH,YL,YH,Y1L,Y1H:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。Q9=Y1L。Q5=ML。Q1=WL。加深了對(duì)EDA技術(shù)的理解，熟悉了QuartusII軟件環(huán)境，熟練地掌握了基于VHDL硬件設(shè)計(jì)的整個(gè)流程，從設(shè)計(jì)編程到下載驗(yàn)
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