【正文】 要作用，介紹了電容型設(shè)備介質(zhì)損耗檢測原理，深入分析了影響在線檢測的因素，并確定了數(shù)據(jù)采集系統(tǒng)設(shè)計方案。與普通的集成電路相比，系統(tǒng)芯片不再是一種功能單一的單元電路，而是將信號采集、處理和輸入輸出等系統(tǒng)功能完整地集成在一起，成為一個具有專用功能的電子系統(tǒng)芯片 [2]。可重用設(shè)計方法就是使用以前設(shè)計完成且經(jīng)過驗證的知識產(chǎn)權(quán)核 ( Intelligent Property core, IP core ) 進(jìn)行系統(tǒng)構(gòu)建 [2]?？芍赜迷O(shè)計方法是基于IP核的，它在大大提高電子系統(tǒng)設(shè)計效率的同時，也對IP核設(shè)計中代碼、接口、驗證、配置等方面提出了更高的要求。嵌入式系統(tǒng)的開發(fā)設(shè)計都有其特殊的應(yīng)用場合與特定功能。要求操作系統(tǒng)的實時性高，能夠運行在各種不同類型的微處理器上，能夠模塊化，具有高度的擴展性?；?CPU ( Central Processing Unit ) 的嵌入式系統(tǒng)嵌入式系統(tǒng)起源于微型計算機，基于 CPU 的嵌入式系統(tǒng)以微型計算機的中央處理器為核心，是嵌入式系統(tǒng)最早的實現(xiàn)形式。硬件設(shè)計人員專注于芯片組的選擇和主板的設(shè)計，不屬于可重用設(shè)計的范疇。另一方面是 SoC 的應(yīng)用技術(shù)，對現(xiàn)有的 SoC 針對特定的功能要求進(jìn)行工程開發(fā)的技術(shù) [8]。因此基于 SoC 的嵌入式系統(tǒng)設(shè)計大多只能停留在 SoC 的應(yīng)用層面，硬件設(shè)計人員雖然設(shè)計的是基于 SoC 的嵌入式系統(tǒng)，但完成的工作往往只是SOB 的板級設(shè)計工作，這也就脫離了可重用設(shè)計方法的范疇 [9]。與 SoC 概念的產(chǎn)生相似，CPLD 和 FPGA 的性能、規(guī)模、結(jié)構(gòu)、工藝和功耗的重大進(jìn)步，使生產(chǎn)單片集成度超過數(shù)百萬門的大規(guī)模 FPGA 成為可能，其 I/O 也達(dá)到上千的端口。如果將嵌入式處理器的 IP 核以硬核的方式植入 FPGA 中，利用 FPGA 中的可編程邏輯資源，直接利用 FPGA 中的邏輯宏單元來構(gòu)成嵌入式處理器的接口功能模塊，就能很好地解決這些問題。(2) 基于 IP 軟核的 SoPC 嵌入式系統(tǒng)基于IP軟核的SoPC 嵌入式系統(tǒng)實現(xiàn)了真正的軟件、硬件可裁剪，設(shè)計人員可以針對不同應(yīng)用定制自己的系統(tǒng)，只要在FPGA的容量范圍內(nèi)，完全可以按照系統(tǒng)需求選擇軟核處理器和外設(shè)的種類、數(shù)量，完全超越了傳統(tǒng)處理器給設(shè)計帶來的限制。這種損耗通常會使絕緣介質(zhì)溫度升高，而溫度的升高會使絕緣材料的絕緣性能惡化，甚至因溫升過高而導(dǎo)致絕緣材料熔化、焦化，失去絕緣作用。美國、加拿大、日本、前蘇聯(lián)等國陸續(xù)研究了油中溶解氣體，變壓器、發(fā)電機、氣體絕緣封閉組合電器(GIs) 等的局部放電，電容型絕緣的介質(zhì)損耗因數(shù)等特性 [13]。由于對這些數(shù)字信號處理和分析等方面的不同而形成了兩大分支：一是主要靠“硬件”實現(xiàn)的檢測方法，以過零點的相位比較法 (也稱脈沖計數(shù)法)、電壓比較器法等為代表 [15]，此外還有5 / 62一些其它方法，如改進(jìn)的西林電橋法等；二是主要靠“軟件”實現(xiàn)的檢測方法，其典型代表是諧波分析法 [16]。本文充分利用可重用設(shè)計思想，將FPGA 和 IP 軟核技術(shù)應(yīng)用到介質(zhì)損耗檢測系統(tǒng)的數(shù)據(jù)采集部分?；?FPGA 和 IP 軟核的獨特優(yōu)勢就是它的軟硬件可升級性。論文章節(jié)安排如下：第一章緒論。第三章基于 FPGA 及 NiosⅡ的系統(tǒng)方案設(shè)計。介紹了數(shù)據(jù)采集系統(tǒng)硬件設(shè)計及實現(xiàn)。總結(jié)和歸納基于 IP 軟核的處理器系統(tǒng)設(shè)計方法，詳細(xì)說明了基于 NiosⅡ核的介質(zhì)損耗數(shù)據(jù)采集系統(tǒng)的軟件設(shè)計過程。7 / 62第二章 基于 FPGA 和 NiosⅡ的可重用設(shè)計方法本文第一章簡要介紹了可重用的設(shè)計方法及其意義，目前要完成超過 100 萬個邏輯門的 ASIC 器件的 NRE 設(shè)計成本相當(dāng)昂貴。 FPGA 的設(shè)計方法及可重用技術(shù) FPGA 技術(shù)FPGA 是在 PAL，GAL，EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。? FPGA 可以作為其它全定制或半定制 ASIC 電路的樣片。FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。并且推出了一系列支持這種技術(shù)的芯片，包括 APEX20K/20KE，Stratix, StratixⅡ ，Cyclone 及 CycloneⅡ等系列。在門陣列設(shè)計中，布線是專門設(shè)計且不可編程，而 FPGA 的布線資源卻由密度的可編程開關(guān)來實現(xiàn)相互間的連接，且這些布線資源又可實現(xiàn)邏輯單元與邏輯單元、邏輯單元與 I/O 單元之間的可編程連接。前者常以四輸入的 SRAM 查找表和一個觸發(fā)器構(gòu)成可編程邏輯功能塊，以 SRAM 實現(xiàn)功能的配置，因此配置在掉電后丟失，所以要求每次上電進(jìn)行配置，但可以實現(xiàn)系統(tǒng)內(nèi)可再編程、系統(tǒng)運行器件再編程、網(wǎng)絡(luò)上遠(yuǎn)程配置等特性；后者常以多路轉(zhuǎn)換器構(gòu)成可編程邏輯功能塊，以反熔絲元件作為編程器件，因此為一次編程，不可再編程。對于高密度的設(shè)計，在典型的 FPGA 結(jié)構(gòu)中，長延時互連問題很大。SRAM 查找表結(jié)構(gòu)的FPGA 可以實現(xiàn)片內(nèi)分布式 RAM。在系統(tǒng)級設(shè)計中，時鐘脈沖相位差過大，就會限制系統(tǒng)的性能，在每一個時鐘周期內(nèi)失去寶貴的若干納秒。、180176。利用可編程延時線和控制邏輯一起來選擇延時以匹配時鐘信號的分配。新型系列器件分別采用不同的技術(shù)，使 I/O 標(biāo)準(zhǔn)可以與不同的器件連接使用。常用的設(shè)計輸入方法有原理圖設(shè)計和硬件描述語言( HDL ) 輸入方法。但在大型設(shè)計中，這種方法的可維護(hù)性差，不利于模塊建設(shè)與重用。它們的共同特點是：利于由頂向下設(shè)計，利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計不因芯片的工藝和結(jié)構(gòu)的變化而變化，更利于向 ASIC 的移植。設(shè)計驗證電路驗證的基本思路就是用配置好的 FPGA 替代計算機主板上的 CPU 芯片，讓程序在其上運行以驗證所設(shè)計的 CPU 核的功能。模式一：從 FPGA 本身的可編程特性，實現(xiàn)系統(tǒng)設(shè)計的可重構(gòu)和可配置的靈活應(yīng)用。正是FPGA 的這種硬件重構(gòu)的靈活性，使得設(shè)計者能在 FPGA 設(shè)計中依賴越來越規(guī)范的 IP 核資源，即利用 IP 核的可重用性。這就是目前可重用設(shè)計的最高層次，即利用算法模型的可重用性。 NiosⅡ核是用戶可隨意配置和構(gòu)建的 32 位/16 位總線指令集和數(shù)據(jù)通道的嵌入式系統(tǒng)微處理器 IP 核，采用 Avalon 總線結(jié)構(gòu)通信接口，帶有增強的內(nèi)存、調(diào)試和軟件功能。除此之外，用戶還可以通過 Matlab 和 DSP Builder，或直接使用VHDL 等硬件描述語言進(jìn)行設(shè)計，為 NiosⅡ嵌入式處理器設(shè)計各類加速器，并以指令形式加入 NiosⅡ的指令系統(tǒng)中。NIOS 集成開發(fā)環(huán)境 ( IDE ) 提供了許多軟件模板，簡化了項目設(shè)置。NiosⅡ的三種內(nèi)核可以使設(shè)計人員在不同應(yīng)用場合下找到性能和面積的平衡點。JTAG 運行控制模塊，嵌入式邏輯分析儀等工具為軟、硬件設(shè)計人員提供不同的調(diào)試等級，而在調(diào)試通過后可以從系統(tǒng)中去掉調(diào)試模塊以節(jié)省邏輯資源。定制指令 最多 256 個用戶自定義指令?？焖傩?NiosⅡ/f 內(nèi)核具備 6 級流水線，動態(tài)分支預(yù)測，性能達(dá)到 。在 Cyclone 器件上，硬件乘法器進(jìn)行 3232 的整數(shù)乘法需要 3 個時鐘周期；利用 CycloneⅡ器件內(nèi)置 1818 硬件模塊，硬件乘法器進(jìn)行相同運算需要兩個時鐘周期；利用 Stratix/StratixⅡ器件內(nèi)置 DSP 硬件模塊，硬件乘法器進(jìn)行相同運算需要一個時鐘周期。用戶可以定制最多 512 個自定義指令，是處理復(fù)雜算術(shù)邏輯和邏輯運算的最佳途徑。同樣，設(shè)計人員需要選擇或自行設(shè)計針對專用算法的 IP 核，通過片內(nèi) Avalon 總線或NiosⅡ 的 I/O 與 NiosⅡ集成。? Avalon 總線的所有信號都同步于 Avalon 總線的時鐘。? Avalon 總線為并行多主設(shè)備結(jié)構(gòu)，允許多個主設(shè)備同時進(jìn)行數(shù)據(jù)傳輸。Avalon 總線很好地避免了傳統(tǒng)總線中的性能瓶頸。Avalon 的總線仲裁不是仲裁總線的使用權(quán)，而是仲裁主設(shè)備對從設(shè)備的使用權(quán)，也就是說當(dāng)多個主設(shè)備需要訪問同一個從設(shè)備時總線仲裁機制才發(fā)揮作用。在這里介紹 HAL 庫的目的有以下三點： 軟件設(shè)計人員在開發(fā)過程中為了不直接和硬件聯(lián)系不可避免要使用 HAL庫。自定義指令是 NiosⅡ處理器的重要特性，通過它系統(tǒng)設(shè)計人員能對消耗時間較多的組合邏輯或運算邏輯進(jìn)行加速。在這個階段需要對目標(biāo)系統(tǒng)的功能進(jìn)行分析，確自定義指令邏輯模塊NiosALUABOutDATAb ResultDATAa第一階段 系統(tǒng)分析（1）分析需求（2）確定系統(tǒng)組成第二階段 硬件設(shè)計使用 SoPCBuilder 定制 NiosⅡ系統(tǒng)在 QuartusⅡ中分配管腳并進(jìn)行系統(tǒng)編譯第三階段 軟件開發(fā)? 操作系統(tǒng)移植? 編寫自定義模塊? 編寫代碼HAL第四階段設(shè)計驗證及修正是 否 符 合 設(shè) 計 要 求？NiosⅡ頂層模塊YNN自 定 義 外 設(shè)自 定 義 指 令標(biāo)準(zhǔn)系統(tǒng)組件UART、PIO 等定系統(tǒng)的性能指標(biāo)，在此基礎(chǔ)上確定系統(tǒng)需要采用哪些組件。 使用 SoPC Builder 對 NiosⅡ處理器、片上 ROM/RAM，DMA 控制器以及處理器同外圍設(shè)備的連接形式等進(jìn)行定制。此外，SoPC Builder在編譯過程中還會根據(jù)定制的系統(tǒng)生成相應(yīng)的軟件開發(fā) SDK，在這個SDK 中包含了對硬件進(jìn)行操作的一些通用函數(shù)庫以及系統(tǒng)內(nèi)存映像表。首先需要編寫自定義設(shè)備的操作例程，之后根據(jù)需要進(jìn)行操作系統(tǒng)的移植，并編寫相應(yīng)的代碼。通過上述分析可以知道，整個設(shè)計采用自頂向下的設(shè)計模式。另外 ALTERA 還提供了大量的免費 IP 軟核資源供用戶使用，可以大大提高系統(tǒng)的可移植性和靈活性。首先將總體介紹介質(zhì)損耗檢測的原理和介質(zhì)損耗檢測系統(tǒng)的工作原理；從而引出本文的主要工作——介質(zhì)損耗數(shù)據(jù)采集系統(tǒng)。正是由于介損的存在。tan? 式(32)00coscostanrr CdIUISV????? 2ω E稱為損耗指數(shù)。整個介質(zhì)損耗檢測系統(tǒng)主要包括下位機數(shù)據(jù)采集系統(tǒng)和主控中心計算機兩部分。上位機軟件若獲得數(shù)據(jù)庫中同一時刻的兩相數(shù)據(jù)，則對該數(shù)據(jù)進(jìn)行運算及波形擬合，從而得到介損值和采樣獲取的波形對比圖。本文重點在于應(yīng)用可重用設(shè)計方法進(jìn)行介質(zhì)損耗數(shù)據(jù)采集系統(tǒng)的設(shè)計開發(fā)，即下位機的軟硬件設(shè)計。為了得到整數(shù)倍的時間間隔信號樣本，系統(tǒng)必須能夠?qū)崟r跟蹤電網(wǎng)信號頻率的變化，即系統(tǒng)應(yīng)具有根據(jù)當(dāng)前頻率自動調(diào)整系統(tǒng)采樣率的能力。 影響測量的因素在對設(shè)計要求進(jìn)行分析的基礎(chǔ)上需要進(jìn)一步確定系統(tǒng)測量方案，這就需要分析影響帶電檢測的客觀因素，綜合考慮多方面因素。電流傳感器角差的影響穿芯式電流傳感器因具有電氣隔離的特點而經(jīng)常被使用。因此，介質(zhì)損失角tanδ 的變化趨勢和溫度、濕度變化有密切的關(guān)系。21 / 62高次諧波的影響電力信號含有一定的高次分量（主要是三、五、七、九次） ，正常情況下系統(tǒng)諧波分量小于 %。 介質(zhì)損耗數(shù)據(jù)采集系統(tǒng)方案設(shè)計上一節(jié)較詳細(xì)的介紹了介質(zhì)損耗數(shù)據(jù)采集系統(tǒng)的設(shè)計要求及影響測量的因素，本節(jié)將針對各種問題介紹組成介質(zhì)損耗數(shù)據(jù)采集系統(tǒng)的整體設(shè)計方案，包括通信技術(shù)，數(shù)據(jù)采集技術(shù)，以及系統(tǒng)軟硬件的總體設(shè)計方案。各臺下位機之間沒有數(shù)據(jù)通信，因此主從方式就可以滿足工作需要；實時性要求不高。通過簡單的接口，把它集成到正在快速推廣使用的變電站綜合自動化系統(tǒng)，能夠提高電力系統(tǒng)的自動化水平。另一方面，工頻測量相位差需要同步采集，對于異地（不同地點）需要同步信號觸發(fā)采集的下位機，若采用RS232 或RS485 等有線形式傳輸進(jìn)行同步，依然存在著設(shè)備移動不便等問題，目前較為先進(jìn)的方法是采用GPS衛(wèi)星的同步信號。該方案主要由同步采樣模塊、FPGA模塊、通信模塊組成。信號進(jìn)行 FFT 變換要求采樣點的個數(shù)必須為 2N (N 為正整數(shù))，結(jié)合采樣頻率的要求，就需要在一個工頻周期內(nèi)恰好有 256 個采樣點。采用FPGA來測量絕緣介質(zhì)的tanδ值，可以解決被測量值?。?）的難點。數(shù)據(jù)采集系統(tǒng)的軟件部分以 NiosⅡ軟核為核心，包括 A/D 控制模塊、測頻控制模塊、GPS 數(shù)據(jù)解析處理模塊、GPRS 數(shù)據(jù)收發(fā)控制模塊以及一些相應(yīng)外圍設(shè)備的 IP 軟核。fc fc?512系統(tǒng)工作時，NiosⅡ CPU 通過串口的數(shù)據(jù)幀獲得 GPS 的同步信息（1PPS） ，在 5秒的整數(shù)倍時，使能采集的控制邏輯模塊，GPS 的同步沿（精度可達(dá) 200ns）會觸發(fā)采集時序，自動完成 512 點數(shù)據(jù)采集。傳統(tǒng)方法采用模擬器件進(jìn)行鎖相倍頻至采樣頻率，但該方法的硬件電路復(fù)雜且調(diào)試較困難，實現(xiàn)的精度還受制于鎖相環(huán)的水平。25 / 62第四章 數(shù)據(jù)采集系統(tǒng)硬件設(shè)計及實現(xiàn)本系統(tǒng)的設(shè)計中采用軟硬件協(xié)同設(shè)計的思想，盡量簡化硬件電路，采用多種軟件處理方法處理信號，協(xié)調(diào)軟硬件劃分，使其最優(yōu)化，從而更好的處理干擾和諧波的影響，提高系統(tǒng)的靈活性和測量的準(zhǔn)確性。系統(tǒng)中選用 Cyclone 系列 EP1C6 的 FPGA 作為核心芯片。AM29LV160 是 AMD 的一款 16M 的 CMOS 型 FLASH，具有 90ns 讀寫速度，可以用來存儲 FPGA 配置文件或者操作系統(tǒng)鏡像文件，系統(tǒng)中主要用來下載NiosⅡ 軟核 CPU 以及生成的應(yīng)用文件。 輸入低通濾波器對輸入信號進(jìn)行濾波是減小輸入噪聲干擾的常規(guī)措施。實際工程中對工頻信號進(jìn)行處理，不可能無限制地提高采樣頻率，因此需要在 A/D 轉(zhuǎn)換之前先通過一個模擬低通濾波器來濾除信號中不需要考慮的高頻成分，降低信號中的最高頻率，從而也降低采樣頻率。這種芯片集成度高