【正文】 .............................. 3 第 3 章 各功能模塊介紹 .................................................................................................. 5 分頻模塊（ fenpin） ....................................................................................... 5 控制模塊（ countr） ....................................................................................... 5 時(shí)間顯示調(diào)整模塊（ mux_4） ....................................................................... 6 時(shí)分秒模塊 （ timeve） ................................................................................ 6 年月日模塊（ nyr2020） .............................................................................. 7 顯示控制模塊 (mux_16)................................................................................... 7 譯碼器（ yimaqi） ............................................................................................ 7 第 4 章 模擬仿真 ................................................................................................................ 9 畢業(yè)設(shè)計(jì)（論文）專(zhuān) 用紙 年月日模塊仿真 ................................................................................................. 9 時(shí)分秒模塊仿真 ................................................................................................. 9 結(jié)論 ....................................................................................................................................... 10 總結(jié)與體會(huì) ..........................................................................................................................11 謝辭 ....................................................................................................................................... 12 參考文獻(xiàn) .............................................................................................................................. 13 附錄一 ................................................................................................................................... 14 附錄二 ................................................................................................................................... 26 附錄三 ................................................................................................................................... 32 畢業(yè)設(shè)計(jì)（論文）專(zhuān)用紙 第 頁(yè) I 基于 FPGA 的萬(wàn)年歷電路的設(shè)計(jì) 摘要 基于 FPGA的萬(wàn)年歷設(shè)計(jì)，主要完成的任務(wù)是使用 Verilog語(yǔ)言，在 Quartis2上完成電路 設(shè)計(jì)，程序開(kāi)發(fā)模擬，基本功能是能夠顯示 /修改年月日時(shí)分秒。至于程序編寫(xiě)，使用 Verilog語(yǔ)言，根據(jù)各個(gè)模塊的不用功能和它們之間的控制關(guān)系進(jìn)行編寫(xiě)。對(duì)此，數(shù)字萬(wàn)年的設(shè)計(jì)就有了用武之地。綜上所述本設(shè)計(jì)具有設(shè)計(jì)方便、功能多樣、電路簡(jiǎn)潔、成本低廉等優(yōu)點(diǎn)，符合社會(huì)發(fā)展趨勢(shì)，前景廣闊。與傳統(tǒng)紙質(zhì)的萬(wàn)年歷相比 ,數(shù)字萬(wàn)年歷得到了越來(lái)越廣泛的應(yīng)用。由于使用 FPGA 設(shè)計(jì)、簡(jiǎn)便，成本低廉，所以本課程設(shè)計(jì)采用基于 FPGA 開(kāi)發(fā)。 而 這些 功能的實(shí)現(xiàn) ， 均 是以鐘表 的 數(shù)字化為基礎(chǔ)的。 此次設(shè)計(jì)與制做 數(shù)字 萬(wàn)年歷 就是為了了解數(shù)字鐘的原理，從而學(xué)會(huì)制作數(shù)字鐘 。由于實(shí)現(xiàn)方式的不同，有些FPGA 只能編程一次，而有些則可以重復(fù)進(jìn)行多次編寫(xiě)。 畢業(yè)設(shè)計(jì)（論文）專(zhuān)用紙 第 頁(yè) 3 第 2 章 設(shè)計(jì)原理 組成模塊 萬(wàn)年年來(lái)設(shè)計(jì)要完成的基本 功能是顯示年月日時(shí)分秒以及時(shí)間修改功能，對(duì)此需要把系統(tǒng)分為以下幾個(gè)模塊： 分頻模塊（ fenpin）、控制模塊（ contr）、時(shí)間顯示調(diào)整模塊（ mux_4）、時(shí)分秒模塊（ timeve）、年月日模塊（ nyr2020）、顯示控制模塊（ mux_16）、譯碼器模塊（ yimaqi） 。設(shè)計(jì)思路：在沒(méi)有按下外部控制按鍵時(shí)，每 8秒輪流控制年月日和時(shí)分秒模塊，就是說(shuō)在前 8秒內(nèi)令 rc為 0，下一個(gè) 8秒內(nèi)令其為 1，然后輪流交換。 [為了節(jié)省數(shù)碼管，該設(shè)計(jì)把年月日和時(shí)分秒的顯示分開(kāi) ]，當(dāng)該模塊接受到低電平時(shí)顯示當(dāng)前的時(shí)分秒，當(dāng)接受到的是高電平時(shí)則顯示年月日。當(dāng)秒信號(hào)計(jì)數(shù)小于 59時(shí)，如果十位 qmh==5，個(gè)位 qml9則十位不變，個(gè)位每秒加 1， carry1=0；如果 qmh5而 qml==9,則令qmh=qmh+1,qml=0,carry1=0；如果 qmh5且 qml9， 則 qmh=qmh， qml=qml+1,carry1=0。當(dāng)分信號(hào)計(jì)數(shù)到 59時(shí)，則令 {qfh,qfl}=8’ h00， carry1=1。 時(shí)（ hour）：時(shí)信號(hào) qs[7:0]，低四位 qsl[3:0]，高四位 qsh[7:0]，時(shí)進(jìn)位信號(hào) cout。 qsl=3)，則 {}=8’ h00， carry1=1；如果 qsh=2， qsl3，則 qsh=qsh， qsl=qsl+1，carry1=0；如果 qsh2， qsl=9，則 qsh=qsh+1， qsl=0， carry1=0；如果 qsh2， qsl9則 qsh=qsh， qsl=qsl+1， carry1=0。給一個(gè)月計(jì)數(shù)qy，由月計(jì)數(shù)的不同給予 date不同取值。 . 月計(jì)數(shù)和年計(jì)數(shù)大致計(jì)算方法和日的差不多，只不過(guò)月計(jì)數(shù)的時(shí)鐘脈沖來(lái)自日計(jì)數(shù)的進(jìn)位信號(hào)，而年計(jì)數(shù)的脈沖來(lái)自于月計(jì)數(shù)的進(jìn)位信號(hào)。設(shè)計(jì)思路：根據(jù)控制模塊（ contr）的輸出 k的高低電平?jīng)Q定。譯碼器有多個(gè)輸入端和多個(gè)輸出端。秒計(jì)數(shù)最大到 59時(shí)分計(jì)數(shù)加 1，分也是到 59時(shí)計(jì)數(shù)加 1。 本文是一篇基于 FPGA的數(shù)字萬(wàn)年歷的論文，在設(shè)計(jì)過(guò)程中我通過(guò)在網(wǎng)上和圖書(shū)館查閱資料，收集了大量相關(guān)方面的資料，通過(guò)對(duì)這些資料的學(xué)習(xí)，我了解了 FPGA的相關(guān)知識(shí)并認(rèn)真復(fù)習(xí)了 Verilog語(yǔ)言。 通過(guò)對(duì)本課題的研究我有以下幾個(gè)方面的收獲： （ 1）學(xué)習(xí)與掌握了 FPGA的基本原理及其各種應(yīng)用，對(duì)它的軟件設(shè)計(jì)方法有較深入的認(rèn)識(shí)。通過(guò)對(duì)這些問(wèn)題的解決處理，我感覺(jué)到不僅所學(xué)知識(shí)有了較全面的了解，同時(shí)也是對(duì)我自身的一個(gè)進(jìn)步。我相信在以后的人生道路上，我將不會(huì)迷茫，因?yàn)槲抑牢也荒芙鉀Q的問(wèn)題不一定是不能解決的問(wèn)題，這一點(diǎn)我堅(jiān)信。 畢業(yè)設(shè)計(jì)（論文）專(zhuān)用紙 第 頁(yè) 12 謝辭 該畢業(yè)設(shè)計(jì)在一定程度上代表了我大學(xué)四年所學(xué)，也是我大學(xué)生活的一個(gè)結(jié)束，為此我想在這里感謝學(xué)院為我?guī)?lái)的一切，沒(méi)有學(xué)院為我提供的這個(gè)平臺(tái)，我想將會(huì)很難順利地完成大學(xué)四年的學(xué)習(xí)和本次畢業(yè)設(shè)計(jì)。 所以我要感謝 x老師。 The second type is longterm resources to plete chip speed signals between somebody and 2 of the clock signal wiring。s chip integrated, Lattice pany39。s walk line, redundancy planning, heat dissipation problems and signal integrity. The FPGA tools may can provide help in these fields, and help you to solve these problems, so you must ensure that understanding your toolkit function. You consult a layout experts the later time, the more you . Based on the design of three main consumption CMOS power: internal (to short circuit), leakage (static) and switch (capacitors). When a gate transient, VDD and ground connection between internal power consumption shortcircuit. Leakage power is widespread CMOS process caused by the parasitic effect. And switch power consumption is load capacitance, discharge from the cause. Switch power consumption and short circuit power consumption together called dynamic power consumption. Underneath introduction reduce static power consumption and dynamic power design techniques. The FPGA and CPLD, the identification and classification: The FPGA and CPLD, the identification and classification is mainly according to its structure characteristics and working principle. Usually the classification method is: will form a structure to product the device called CPLD logical behavior, such as the Lattice of ispLSI series, Xilinx XC9500 series, Altera MAX7000S series and the Lattice (former Vantis) Mach series, etc. Will with querying method structure form logic behavior, such as Xilinx FPGA device called the SPARTAN series, Altera FLEX10K or the ACEX1K series, etc. Although 畢業(yè)設(shè)計(jì)（論文）專(zhuān)用紙 第 頁(yè) 22 the FPGA and CPLD are programmable ASIC devices, there are many mon features, but because CPLD and FPGA structural differences have respective