【正文】 ，是使用由綜合中建立的數(shù)據(jù)庫，將工程的邏輯和時序要求與器件的可用資源相匹配。 （6）引腳鎖定及下載 為了對設(shè)計工程進(jìn)行硬件測試，應(yīng)將其輸入輸出信號鎖定在芯片確定的引腳上。（2）編輯設(shè)計圖形文件，放置元件、連線、設(shè)定輸入輸出管教名稱。 VHDL語言簡介VHDL的英文全名是VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于1982年。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。其中實體和結(jié)構(gòu)體是不可缺少的。實體是描述系統(tǒng)的外部端口，實體說明用于描述設(shè)計系統(tǒng)的外部端口輸入、輸出特征。庫主要用于存放已經(jīng)編譯的實體、結(jié)構(gòu)體、程序包和配置，可由用戶自主生成或有ASIC芯片制造商提供相應(yīng)的庫，以便于設(shè)計中為大家所共享。要使用程序包時，可以用USE語句說明。 （2）庫（Library） 庫是專門存放預(yù)先編譯好的程序包（package）的地方。實際中一個庫就對應(yīng)一個目錄，預(yù)編譯程序包的文件就放在此目錄中。“std”與“ieee”中所包含的程序包的簡單解釋。 實體中定義了該設(shè)計所需的輸入/輸出信號，信號的輸入/輸出類型被稱為端口模式，同時實體中還定義他們的數(shù)據(jù)類型。 端口類型（TYPE）有以下幾種類型： Integer：可用作循環(huán)的指針或常數(shù)，通常不用于I/O信號； Bit：可取值“0”或“1”； std_ logic：工業(yè)標(biāo)準(zhǔn)的邏輯類型，取值“0”，“1”，“X” 和“Z” ； std_ logic_ vector：std_ logic的組合，工業(yè)標(biāo)準(zhǔn)的邏輯類型。結(jié)構(gòu)體對其基本設(shè)計單元的輸入輸出關(guān)系可以用3種方式進(jìn)行描述，即行為描述（基本設(shè)計單元的數(shù)學(xué)模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結(jié)構(gòu)描述（邏輯元件連接描述）?？腕w主要包括以下3種：信號、常數(shù)、變量（Signal、Constant、Variable）。通常賦值在程序開始前進(jìn)行，該值的數(shù)據(jù)類型則在說明語句中指明。變量說明語句的格式如下： Variable 變量名：數(shù)據(jù)類型 約束條件:=表達(dá)式； 變量的賦值符號“:=”。信號說明語句的格式如下： Signal 信號名：數(shù)據(jù)類型 約束條件=表達(dá)式； 信號的賦值符號為“=”。 （3） VHDL常用語句VHDL 常用語句分并行（Concurrent）語句和順序（Sequential）語句： 并行語句（Concurrent）:并行語句總是處于進(jìn)程（PROCESS）的外部。如ifthenelse語句。對單極性不歸零的矩形脈沖序列而言，“1”碼打開通路，送出載波；“0”碼關(guān)閉通路，輸出零電平，所以又稱為通斷鍵控OOK(onoff Keying)。 乘法器輸入信號s(t)s(t)coswcte2aske2ask (a) (b) 相乘法產(chǎn)生 開關(guān)電路法產(chǎn)生 ASK解調(diào)原理二進(jìn)制序列幅移鍵控信號的解調(diào)，與模擬雙邊帶[10]AM信號的解調(diào)方法一樣，可以用相干解調(diào)或包絡(luò)檢波（非相干解調(diào)）實現(xiàn)， (a)、(b)所示。 若二進(jìn)制基帶信號的1符號對應(yīng)于載波頻率f1，0符號對應(yīng)于載波頻率f2，則二進(jìn)制移頻鍵控信號的時域表達(dá)式見式24： (24)：振蕩器1 f1 振蕩器2 f2反相器選通開關(guān)選通開關(guān)相加器e2FSK(t) FSK調(diào)制框圖 FSK解調(diào)原理頻移鍵控信號[6]的解調(diào)也可以采用相干解調(diào)或非相干解調(diào)，原理與二進(jìn)制序列幅移鍵控信號的解調(diào)相同，只是必須使用兩套2ASK接收電路，（a）、（b）所示。 PSK的調(diào)制與解調(diào)原理在二進(jìn)制數(shù)字調(diào)制中，當(dāng)正弦載波的相位隨二進(jìn)制數(shù)字基帶信號離散變化時，則產(chǎn)生二進(jìn)制移相鍵控(2PSK)信號?；鶐盘栃纬善鞒朔ㄆ鲙V波器｛Ak｝cos2πfctUask(t) ASK的調(diào)制器原理圖 ASK的解調(diào)模塊。當(dāng)start信號為高電平時，進(jìn)行ASK調(diào)制；載波信號f通過系統(tǒng)時鐘四分頻獲得。clkstartASK信號寄存器分頻器計數(shù)器判決器基帶信號 ASK的解調(diào)原理圖 ASK解調(diào)模塊。當(dāng)start信號為高電平時，進(jìn)行ASK解調(diào)；在q=11時，m清零；在q=10時，根據(jù)m的大小對輸出基帶信號y的電平判決；在q為其他時，m記xx（x信號的寄存器）的脈沖數(shù)；輸出的基帶信號y滯后輸入的調(diào)制信號x10個clk。首先通過兩個獨立的分頻器產(chǎn)生不同頻率的載波信號，然后通過選通開關(guān)選擇不同頻率的高頻信號，從而實現(xiàn)FSK調(diào)制。 FSK調(diào)制模塊圖 FSK調(diào)制仿真結(jié)果分析。由y輸出調(diào)制信號。CPSK是利用載波的不同去直接傳送數(shù)字信息是一種方式；DPSK則是用載波相位的相對變化來傳送數(shù)字信號，即利用前后碼之間的載波相位的變化表示數(shù)字基帶信號。模塊有系統(tǒng)時鐘觸發(fā)，包括兩個輸入端：開始調(diào)制信號start、基帶信號x。 CPSK的調(diào)制仿真圖 CPSK解調(diào)方案。由y輸出調(diào)制信號。計數(shù)器與圖中的計數(shù)器相同，異或門和寄存器則共同完成絕對碼到相對碼的變換功能。 DPSK調(diào)制模塊圖 DPSK調(diào)制仿真結(jié)果分析。相對碼Clk寄存器計數(shù)器Start異或絕對碼 DPSK解調(diào)框圖 DPSK解調(diào)模塊。當(dāng)q=3時，輸出信號y是信號x與xx的異或；輸出信號y滯后于輸入信號x一個基帶碼長，即4個輸入時鐘周期。第二：正如前面所說，Quartus II是一款功能強大的軟件，本次設(shè)計只使用到了其中的一部分功能。致 謝時光的流逝也許是客觀的，然而流逝的快慢卻純是一種主觀的感受。本科兩年，生活其實很簡單，只是一些讀書、寫字和考試的周而復(fù)始。 我在這里首先要感謝的是我的論文指導(dǎo)老師——楊麗飛老師。參考文獻(xiàn)[1]潘松，[M].北京：科學(xué)出版社，2006年9月[2]南利平，[M].北京：清華大學(xué)出版社，2007年8月[3][M].北京：電子工業(yè)出版社，2005年1月[4][M].北京：電子工業(yè)出版社，2007年11月[5]潘松，[M].北京：清華大學(xué)出版社，2007年1月[6]樊昌信，張甫翊， 徐炳祥， [M].北京：國防工業(yè)出版社， （6）（7） [7]達(dá)新宇，陳樹新，王瑜，[M].北京：北京郵電大學(xué)出版社 ，[8]莊宜松，現(xiàn)代通信技術(shù)[M]. 重慶：重慶大學(xué)出版社，[9]陳新華，EDA技術(shù)與應(yīng)用[M]. 北京：機械工業(yè)出版社， [10]苗長云，沈保鎖，竇晉江. 現(xiàn)代通信原理及應(yīng)用（第二版）[M].北京：電子工業(yè)出版社， [11]侯伯享，顧新. VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計（修定版）[M].西安：西安電子科技大學(xué)出版社， [12][M].南京：南京大學(xué)出版社，[13][M].北京：清華大學(xué)出版社 ，1999.[14]岳敏 袁小平 鄧恒淹 等. 基于FPGA的數(shù)字調(diào)制信號發(fā)生器的設(shè)計[J].電子元器件應(yīng)用，2009年第12期[15]盧毅，[M].科學(xué)出版社 ，2003.附 錄ASK調(diào)制模塊代碼library ieee。entity pl_ask is port(clk :in std_logic。end pl_ask。event and clk = 39。then q=0。 elsif q=3 then f= 39。039。 end process。use 。 start :in std_logic。architecture rt1 of pl_ask2 issignal q:integer range 0 to 11。event and clk=39。039。 end if。 elsif q=10 then if m=3 then y=39。 end if。then m=m+1。 FSK調(diào)制模塊代碼library ieee。entity pl_fsk is port(clk :in std_logic。end pl_fsk。 begin process(clk) begin if clk39。039。 q1=q1+1。 else f1=39。 end if。139。 elsif q2=0 then f2=39。039。 q2=q2+1。 process(clk,x) begin if clk39。039。 end if。use 。 start :in std_logic。architecture rt1 of pl_fsk2 issignal q:integer range 0 to 11。event and clk=39。039。 end if。 elsif q=10 then if m=3 then y=39。 end if。 then m=m+1。CPSK調(diào)制模塊代碼library ieee。entity pl_cpsk is port(clk :in std_logic。end pl_cpsk。event and clk=39。 then q=00。039。 f2=39。039。 end if。event and clk=39。 then if x=39。 end if。end rt1；CPSK解調(diào)模塊代碼library ieee。entity pl_cpsk2 is port(clk :in std_logic。end pl_cpsk2。139。 elsif q=0 then q=q+1。139。 elsif q=3 then q=0。 end process。use 。 x :in std_logic。signal xx:std_logic。 then if start=39。039。 elsif q=3 then q=0。 end process。use 。 x :in std_logic。signal xx:std_logic。 then if start=39。 y=xx xor x。 end