【正文】 SIC和掩模ASIC相比，不同之處在于前者具有面向用戶(hù)的靈活多樣的可編程性。每一個(gè)基礎(chǔ)元件或門(mén)，包含著相同較少數(shù)量的未連接的晶體管。首先，設(shè)計(jì)中的低層次功能模塊會(huì)被連接到一起。軟件將繼續(xù)這一過(guò)程直到整個(gè)設(shè)計(jì)完成。一旦你的設(shè)計(jì)完成，銷(xiāo)售商只需連接上最后的金屬層就可以完成你的芯片。設(shè)計(jì)中，用戶(hù)可以借助EDA工具將原理圖或硬件描述語(yǔ)言模型映射為相應(yīng)門(mén)陣列晶體管配置，創(chuàng)建一個(gè)指定金屬互連路徑文件，從而完成門(mén)陣列ASIC開(kāi)發(fā)。(2) 標(biāo)準(zhǔn)單元ASIC。因?yàn)槊總€(gè)單元包含生產(chǎn)和連接晶體管的所有的布線層，并且因?yàn)槊恳粋€(gè)用戶(hù)的設(shè)計(jì)不同，所以每個(gè)標(biāo)準(zhǔn)單元ASIC必需從頭開(kāi)始設(shè)計(jì)。標(biāo)準(zhǔn)單元設(shè)計(jì)方法的優(yōu)點(diǎn)是定型后的管芯大小明顯小于完成相同功能的門(mén)陣列。這一點(diǎn)對(duì)于大量應(yīng)用的產(chǎn)品來(lái)說(shuō)是一個(gè)巨大的優(yōu)點(diǎn)。目前大部分ASIC是使用庫(kù)（Library）中的不同大小的標(biāo)準(zhǔn)單元設(shè)計(jì)的，這類(lèi)芯片一般稱(chēng)作基于單元的集成電路（CellBased Integrated Circuits,CBIC）,在設(shè)計(jì)者一級(jí)，庫(kù)包括不同復(fù)雜性的邏輯元件：SSI邏輯塊、MSI邏輯塊、數(shù)據(jù)通道模塊、存儲(chǔ)器、IP、乃至系統(tǒng)級(jí)模塊。標(biāo)準(zhǔn)單元ASIC設(shè)計(jì)與FPDA設(shè)計(jì)的開(kāi)發(fā)流程相近。 混合ASIC混合ASIC（不是指數(shù)數(shù)模混合ASIC）主要指既具有面向用戶(hù)的FPGA可編程功能和邏輯資源，同時(shí)也含有可方便調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊，如CPU、RAM、ROM硬件加法器、乘法器、鎖相環(huán)等。而System C和System Verilog這兩種HDL語(yǔ)言還處于完善過(guò)程中。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡(jiǎn)稱(chēng)87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。有專(zhuān)家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL的英文全寫(xiě)是：VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong 。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。用VHDL進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專(zhuān)心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過(guò)多的時(shí)間和精力。在這個(gè)過(guò)程中，任何一級(jí)發(fā)生問(wèn)題，通常都不得不返工重來(lái)。當(dāng)今，自頂向下的設(shè)計(jì)方法已經(jīng)是EDA技術(shù)的首選設(shè)計(jì)方法，是ASIC或FPGA開(kāi)發(fā)的主要設(shè)計(jì)手段。應(yīng)用VHDL進(jìn)行自上而下的設(shè)計(jì)，就是使用VHDL模型在所有綜合級(jí)別上對(duì)硬件設(shè)計(jì)進(jìn)行說(shuō)明、建模和仿真測(cè)試。因此，在設(shè)計(jì)周期中，要根據(jù)仿真結(jié)果進(jìn)行優(yōu)化和升級(jí)，以及對(duì)模型進(jìn)行及時(shí)修改，以改進(jìn)系統(tǒng)或子系統(tǒng)的功能，更正設(shè)計(jì)錯(cuò)誤，提高目標(biāo)系統(tǒng)的工作速度，減小面積耗用，降低功耗和成本等，或者啟用新技術(shù)器件或新的IP核。此外隨著設(shè)計(jì)層次的降低，在低級(jí)別上使用高級(jí)別的測(cè)試包來(lái)測(cè)試模型也很重要并行之有效。在電子產(chǎn)品的設(shè)計(jì)理念、設(shè)計(jì)方式、系統(tǒng)硬件構(gòu)成、設(shè)計(jì)的重用性、知識(shí)產(chǎn)權(quán)、設(shè)計(jì)周期等方面,EDA技術(shù)具有一定的優(yōu)勢(shì)。 傳統(tǒng)的電子設(shè)計(jì)方法電子電路的設(shè)計(jì)是指為了完成某項(xiàng)預(yù)期的功能,因此要恰當(dāng)?shù)剡x擇電子設(shè)備和元件以及它們之間的連接方式。各功能模塊電路設(shè)計(jì)、調(diào)試完成后,將各個(gè)功能模塊的硬件電路連接起來(lái)進(jìn)行系統(tǒng)的調(diào)試,最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。采用傳統(tǒng)的電子設(shè)計(jì)方法設(shè)計(jì)電路系統(tǒng)變得越來(lái)越困難。目前,基于大規(guī)?？删幊唐骷?FPGA/CPLD)的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域正在不斷地?cái)U(kuò)大和深入。 傳統(tǒng)電子設(shè)計(jì)方法與EDA設(shè)計(jì)流程的比較 EDA常用的基于VHDL的設(shè)計(jì)方法以及特點(diǎn)與其他硬件描述語(yǔ)言相比，VHDL具有以下特點(diǎn)：功能強(qiáng)大、設(shè)計(jì)靈活。VHDL還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。強(qiáng)大的系統(tǒng)硬件描述能力。VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類(lèi)型，給硬件描述帶來(lái)較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。很強(qiáng)的移植能力。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。(3)VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。(6)短了設(shè)計(jì)周期,加速了產(chǎn)品的上市時(shí)間現(xiàn)代電子產(chǎn)品更新?lián)Q代的節(jié)奏越來(lái)越快,開(kāi)發(fā)風(fēng)險(xiǎn)也越來(lái)越大,這就需要縮短設(shè)計(jì)周期,減少產(chǎn)品的上市時(shí)間。2 EDA設(shè)計(jì)流程及其工具 FPGA/CPLD設(shè)計(jì)流程(1) 電路設(shè)計(jì)和輸入 電路設(shè)計(jì)和輸入是指通過(guò)某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給EDA工具。不過(guò)在大型設(shè)計(jì)中，這種方法的可維護(hù)性較差，不利于模塊構(gòu)造和重用。波形輸入和狀態(tài)機(jī)輸入方法是兩種常用的輔助設(shè)計(jì)輸入方法：使用波形輸入時(shí)，志耘愛(ài)繪制出激勵(lì)波形和輸出波形，EDA軟件就能自動(dòng)地根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計(jì)；使用狀態(tài)機(jī)輸入法時(shí)，設(shè)計(jì)者只需要畫(huà)出狀態(tài)轉(zhuǎn)移圖，EDA軟件就能生成相應(yīng)的HDL代碼或原理圖，使用十分方便。通過(guò)仿真能及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加快設(shè)計(jì)進(jìn)度，提高設(shè)計(jì)的可靠性。綜合后仿真雖然比功能仿真精確一些，不過(guò)只能估計(jì)門(mén)延時(shí)，不能估計(jì)線延時(shí)，仿真結(jié)果和布線后的實(shí)際情況更有一定的差距，并不十分準(zhǔn)確。 (5) 實(shí)現(xiàn)和布局布線 綜合結(jié)果的本質(zhì)是一些由和、或、非門(mén)，觸發(fā)器，RAM等基本邏輯單元組成的邏輯網(wǎng)表，他和芯片的實(shí)際的設(shè)置情況更有較大的差距。所謂布局（Place），就是指將邏輯網(wǎng)表中的硬件原語(yǔ)或底層單元合理地適配到FPGA內(nèi)部的固有硬件結(jié)構(gòu)上，布局的優(yōu)劣對(duì)設(shè)計(jì)的最終結(jié)果（在速度和面積兩個(gè)方面）影響非常大。一般情況下，用戶(hù)能通過(guò)設(shè)置參數(shù)指定布局布線的優(yōu)化準(zhǔn)則，總的來(lái)說(shuō)優(yōu)化目標(biāo)主要有兩個(gè)方面，面積和速度。一般來(lái)說(shuō)，布線后仿真步驟必須進(jìn)行，通過(guò)布局布線后仿真能檢查設(shè)計(jì)時(shí)序和FPGA實(shí)際運(yùn)行情況是否一致，確保設(shè)計(jì)的可靠性和穩(wěn)定性。 (7) 板級(jí)仿真和驗(yàn)證 有些高速設(shè)計(jì)情況下還需要使用第三方的板級(jí)驗(yàn)證工具進(jìn)行仿真和驗(yàn)證。常用的設(shè)計(jì)方法有硬件描述語(yǔ)言（HDL）和原理圖設(shè)計(jì)輸入方法等。更主要的缺點(diǎn)就是當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。不過(guò)需要指出的是，波形輸入和狀態(tài)機(jī)輸入方法只能在某些特別情況下緩解設(shè)計(jì)者的工作量，并不適合所有的設(shè)計(jì)。 (2) CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。 (4) FPGA的集成度比CPLD高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。 (6) CPLD的速度比FPGA快,并且具有較大的時(shí)間可預(yù)測(cè)性。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時(shí)丟失,每次上電時(shí),需從器件外部將編程數(shù)據(jù)重新寫(xiě)入SRAM中。隨著復(fù)雜可編程邏輯器件(CPLD)密度的提高,數(shù)字器件設(shè)計(jì)人員在進(jìn)行大型設(shè)計(jì)時(shí),既靈活又容易,而且產(chǎn)品可以很快進(jìn)入市場(chǎng)。因此,原有設(shè)計(jì)的運(yùn)行可以預(yù)測(cè),也很可靠,而且修改設(shè)計(jì)也很容易。CPLD可讓設(shè)備做出相應(yīng)的調(diào)整以支持多種協(xié)議,并隨著標(biāo)準(zhǔn)和協(xié)議的演變而改變功能。它具有豐富的邏輯資源(即邏輯門(mén)與寄存器的比例高)和高度靈活的路由資源。這些路由通道把信號(hào)送到器件的引腳上或者傳進(jìn)來(lái),并且把CPLD內(nèi)部的邏輯群連接起來(lái)。一個(gè)宏單元包含一個(gè)寄存器(使用多達(dá)16個(gè)乘積項(xiàng)作為其輸入)及其它有用特性。宏單元執(zhí)行一個(gè)AND操作,然后一個(gè)OR操作以實(shí)現(xiàn)組合邏輯。 CPLD有什麼好處：I/O數(shù)量多 CPLD的好處之一是在給定的器件密度上可提供更多的I/O數(shù),有時(shí)甚至高達(dá)70%。這一能力是設(shè)計(jì)成功的關(guān)鍵,不但可加速初始設(shè)計(jì)工作,而且可加快設(shè)計(jì)調(diào)試過(guò)程。 細(xì)粒FPGA結(jié)構(gòu)的優(yōu)點(diǎn) FPGA是細(xì)粒結(jié)構(gòu),這意味著每個(gè)單元間存在細(xì)粒延遲。CPLD的粗粒結(jié)構(gòu)和時(shí)序特性可預(yù)測(cè),因此設(shè)計(jì)人員在設(shè)計(jì)流程的后期仍可以改變輸出引腳,而時(shí)序仍保持不變。CPLD更適合邏輯密集型應(yīng)用,如狀態(tài)機(jī)和地址解碼器邏輯等。在給定的封裝尺寸內(nèi),有更高的器件密度共享引腳輸出。 許多設(shè)計(jì)人員都熟悉傳統(tǒng)的PLD,并喜歡這種結(jié)構(gòu)所固有的靈活性和易用性。 FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念,內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。 ASIC及其設(shè)計(jì)流程主流ASIC 設(shè)計(jì)大體可分為三個(gè)階段：系統(tǒng)開(kāi)發(fā)階段，RTL 設(shè)計(jì)階段和門(mén)級(jí)驗(yàn)證階段。具體流程為：需求分析系統(tǒng)方案系統(tǒng)設(shè)計(jì)系統(tǒng)仿真。在RTL 設(shè)計(jì)階段即源碼設(shè)計(jì)階段，主要完成：(1) 設(shè)計(jì)輸入：完成設(shè)計(jì)的行為或結(jié)構(gòu)描述。(4) 綜合：把設(shè)計(jì)轉(zhuǎn)換成標(biāo)準(zhǔn)邏輯單元，保證設(shè)計(jì)源碼的可綜合性。主要驗(yàn)證寄存器的建立和保持時(shí)間的異常，它具有較高的計(jì)算效率，是對(duì)仿真的補(bǔ)充。(4) 布局（Floor Plan）：就是確定設(shè)計(jì)中各個(gè)模塊的位置，整個(gè)芯片的尺寸等。微調(diào)：通過(guò)添加布局和布線的阻礙、以及密度、屬性等的修改，達(dá)到優(yōu)化布線阻塞率，甚至?xí)r序的目的?？梢赃x擇手動(dòng)走一些比較關(guān)鍵，或者對(duì)自動(dòng)走線效果不滿(mǎn)意的一些線。模擬電路的設(shè)計(jì)流程與之相比有所不同。版圖編輯器應(yīng)以強(qiáng)大的交互式版圖功能來(lái)提高全定制IC 設(shè)計(jì)的生產(chǎn)率。如何熟練使用這些工具軟件、掌握使用技巧以及不斷解決出現(xiàn)的問(wèn)題等等，都與工具使用的熟練程度和相關(guān)經(jīng)驗(yàn)分不開(kāi)。（Compiler＝Translation ＋ Mapping ＋Optimization）。另外一個(gè)重要的方面，就是時(shí)鐘樹(shù)（Clock Tree）的綜合和插入。隨著百萬(wàn)門(mén)甚至千萬(wàn)門(mén)的設(shè)計(jì)的出現(xiàn)，工程師們不得不把一個(gè)設(shè)計(jì)分成更多的子模塊來(lái)進(jìn)行綜合。仿真是模擬出芯片工作的過(guò)程，故又稱(chēng)為設(shè)計(jì)的動(dòng)態(tài)驗(yàn)證。即RTL 級(jí)仿真是沒(méi)有延時(shí)的、基于周期的事件驅(qū)動(dòng)的仿真方式。仿真不是一個(gè)孤立的過(guò)程，它和綜合、時(shí)序分析等形成一個(gè)反饋工作過(guò)程，只有這個(gè)過(guò)程收斂，各個(gè)環(huán)節(jié)才有意義，而孤立的功能仿真通過(guò)是沒(méi)有意義的，如果在時(shí)序分析過(guò)程中發(fā)現(xiàn)時(shí)序不滿(mǎn)足，需要更改代碼，則功能仿真必須重新進(jìn)行。一方面是從邏輯功能上很難做到；另外一方面是因?yàn)槿绻谝粋€(gè)激勵(lì)中包括了各種情況，整個(gè)仿真過(guò)程的速度會(huì)隨著計(jì)算機(jī)內(nèi)存的消耗而成線性下降，效率低下。另外，由于設(shè)計(jì)復(fù)雜度越來(lái)越高，基于時(shí)序的仿真往往需要較長(zhǎng)的時(shí)間，同時(shí)對(duì)機(jī)器性能也有較高要求。因此寫(xiě)代碼的正確方法是：在大腦中構(gòu)思出電路的結(jié)構(gòu)，然后用代碼把它點(diǎn)滴不漏的表現(xiàn)出來(lái)，而不是先寫(xiě)一些只是邏輯上行得通的代碼，然后等待工具幫你綜合成能實(shí)現(xiàn)的電路。目前進(jìn)入我國(guó)并具有廣泛影響的EDA軟件是系統(tǒng)設(shè)計(jì)軟件輔助類(lèi)和可編程芯片輔助設(shè)計(jì)軟件：Protel、PSPICE、multiSIM7(原EWB的最新版本)、OrCAD、PCAD、LSIIogic、MicroSim，ISE，modelsim等等。(5) 功能描述：描述系統(tǒng)的行為或各子模塊之間的數(shù)據(jù)流圖。由于EDA整個(gè)流程涉及不同技術(shù)環(huán)節(jié)，每一環(huán)節(jié)中必須有對(duì)應(yīng)的軟件包或?qū)Ｓ肊DA工具獨(dú)立處理，包括對(duì)電路模型的功能模擬、對(duì)VHDL行為描述的邏輯綜合等。另外每個(gè)FPGA/CPLD生產(chǎn)廠家為了方便用戶(hù)，往往都提供集成開(kāi)發(fā)環(huán)境，如Altera 的 MAX+plus Ⅱ。Max+plusⅡ開(kāi)發(fā)系統(tǒng)的特點(diǎn)(1) 開(kāi)放的界面Max+plusⅡ支持與Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。(5) 模塊化工具設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶(hù)化?！?File：　 Project：　 Name…_________________項(xiàng)目名稱(chēng)；　 Set Project to Current File___將當(dāng)前文件設(shè)置為項(xiàng)目；　 Saveamp。Compile___________保存并編譯文件；　 Saveamp。(5) 選擇菜單　　Options：　　Font_____________字形；　　Text Size________文本尺寸；　　Line Style_______線型；　　Rubberbanding_________橡皮筋；　　Show Parameters_______顯示參數(shù)；　　Show Probe___________顯示探頭；　　Show/Pins/Locations/Chips__________顯示管腳，位置，芯片；　　Show Cliquesamp。但是常用的菜單會(huì)使用還是可能的。作為示例，在此設(shè)立目錄為： E:\muxfile ，作為工作庫(kù)。 進(jìn)入Max+plusII，建立一個(gè)新的設(shè)計(jì)文件可利用WINDOWS資源管理器，新建一個(gè)文件夾。在出現(xiàn)的“Untitled Text Editor” 文本編輯窗()（2選1多路選擇器），輸入完畢后，選擇菜單“File224。 在文本編輯窗中輸入VHDL文件并存盤(pán)另應(yīng)注意，文件的后綴將決定使用的語(yǔ)言形式，在MAX+plusII中，； ；。Project224?！癗ame”，在跳出的“Project Name”窗中指定E:\。如果要對(duì)其中某一底層文件進(jìn)行單獨(dú)編譯、仿真和測(cè)試，也必須首先將其設(shè)置成Projcet。為了選擇EP1K30TC1443器件，應(yīng)將此欄下方標(biāo)有Show only Fastest Speed Grades的勾消去，以便顯示出所有速度級(jí)別的器件。(3) 在設(shè)定頂層文件為工程后，底層設(shè)計(jì)文件原來(lái)設(shè)定的元件型號(hào)和引腳鎖定信息自動(dòng)失效。如果需要對(duì)特定的底層文件（元件）進(jìn)行仿真，只能將某底層文件（元件）暫時(shí)設(shè)定為工程，進(jìn)行功能測(cè)試或時(shí)序仿真?！癡HDL Netlist Reader Settings”，在彈出的窗口中選“VHDL’1987”或“VHDL’19