【正文】 成電路放電的不同方式，通常將靜電放電事件分為以下三類模型：1) 人體模型(Human Body Model, HBM)2) 機(jī)器模型(Machine Model, MM)3) 帶電器件模型(Charged Device Model, CDM)HBM 是目前最常用的模型，是指因人體在地上走動磨擦或其它因素在人體上已累積了靜電后接觸芯片，人體上的靜電就會瞬間從芯片上的某個端口進(jìn)入芯片內(nèi)，再經(jīng)由芯片的另一端口泄放至地，該放電的過程會在短到幾百納秒的時間內(nèi)產(chǎn)生數(shù)安培的瞬間電流，該電流會把芯片內(nèi)的器件燒 HBM 的 ESD 已有工業(yè)測試的標(biāo)準(zhǔn)，它是當(dāng)今各國用來判斷集成電路 ESD 可靠性 21 為工業(yè)標(biāo)準(zhǔn)(MILSTD883C method )的等效電路圖，其中人體的等效電容(C C)規(guī)定為 100 pF，人體的等效放電電阻(R S)為 1500 試標(biāo)準(zhǔn) MILSTD883C method ，其 ESD 的耐壓敏感度可分成三個等級，見表 21.江南大學(xué)學(xué)士學(xué)位論文4SR sC tD U TC cL sC sV c圖 21 被測器件在 HBM，MM 和 CDM 模型下的 ESD 應(yīng)力波形產(chǎn)生的集總電路表 21 人體模型的工業(yè)測試標(biāo)準(zhǔn)耐壓級別耐壓等級 耐壓靈敏度等級一 0~1999 伏特等級二 2022~3999 伏特等級三 4000~15999 伏特MM 及其標(biāo)準(zhǔn)由日本制定，在芯片的制造過程中，累積在機(jī)器手臂上的電荷接觸芯片，其機(jī)器放電模式的等效電阻(Rs)約為 0 Ω ，但其等效電容(C C)規(guī)定為 200 pF，因?yàn)闄C(jī)器放電模式的等效電阻小，所以其放電的過程更短，在幾納秒到幾十納秒之內(nèi)產(chǎn)生數(shù)安培的瞬間電流.CDM 是在芯片的制造和運(yùn)輸過程中因?yàn)槟Σ辽娎鄯e靜電荷，但在電累積的過程中集，當(dāng)其管腳與地觸的瞬間，芯片內(nèi)部，只有幾納秒之內(nèi)，并且很難，芯片定，因而有關(guān)此模式放電的工業(yè)測試標(biāo)準(zhǔn)仍在協(xié)議中，型的集總測試網(wǎng)絡(luò)和其參數(shù)范圍分別如圖 21 和表 22 集成電路對靜電放電防護(hù)能力的規(guī)格見表 23.表 22 各類 ESD 測試模型的電感、電容、電阻參數(shù)值ESD Model Cc Ls Rs Cs CsHBM 100pF 5~12nH 1500Ω 1pF 1pFMM 200pF NA NACDM 10pF ＜10nH ＜10Ω NA NA表 23 集成電路產(chǎn)品的 ESD 規(guī)格ESD Model HBM MM CDMOK 2022 V 200 V 1000 VSafe 4000 V 400 V 1500 VSuper 10000 V 1000 V 2022 V靜電放電（ESD）保護(hù)器件的模擬與仿真5 ESD 防護(hù)器件 二極管的 ESD 防護(hù)器件二極管是最簡單的有源電壓箝位電路,加上正向電壓時，二極管在 V 時開始導(dǎo)通，導(dǎo)通電阻約為 1~5 ，開始只有漏電流， PN 結(jié)雪崩擊穿時產(chǎn)生倍增電流，雪崩電壓與 N 或 P 的摻雜濃度有關(guān)，在深亞微米工藝中，一般為 10~20 ，IV 特性與摻雜濃度有關(guān)；當(dāng)大注入時，阱區(qū)往往進(jìn)入電導(dǎo)調(diào)制區(qū)，IV 22 所示的兩種常用 PN 結(jié)二極管的橫截面結(jié)構(gòu)圖.P S U B S T R A T E+ V 0 VP +N +n W E L LIP e p iP + S U B S T R A T E+ V0 VN +圖 22(a) 結(jié)面積小的二極管結(jié)構(gòu)圖 圖 22(b) 結(jié)面積大的二極管結(jié)構(gòu)圖圖 22 常用 PN 結(jié)二級管的橫截面結(jié)構(gòu)圖以上兩種結(jié)構(gòu)的結(jié)面積不同，由于圖 22(b)結(jié)構(gòu)的 PN 結(jié)面積更大，使 ESD 能量釋放時，能量密度較小，具有更強(qiáng)的 ESD 保護(hù)能力,在實(shí)際應(yīng)用時常常采用這種結(jié)構(gòu)的二極管. NMOS 管的 ESD 防護(hù)器件柵極接地 NMOS 晶體管是最常用的 ESD 晶體管的柵極、源極和襯底都是接地的，其 ESD 保護(hù)機(jī)制基于負(fù)阻效應(yīng)(Snapback Effect).圖 23 所示的是一個 GGNMOS ，NMOS 晶體管存在一個寄生橫向 NPN晶體管，其集電極為 NMOS 晶體管的漏極，發(fā)射極為 NMOS 晶體管器件的源極，基極為NMOS 晶體管的 P ESD 脈沖作用于器件的漏極，這會使得漏襯結(jié)(DB結(jié))一直處于反向偏置直到發(fā)生雪崩擊穿，此時由于發(fā)生雪崩倍增效應(yīng)而會產(chǎn)生大量的電 Isub通過襯底流向地的時候，會在橫向寄生襯底電阻 Rsub的兩端產(chǎn)生一個電壓降，該壓降會使得襯底局部電勢 VR上升，源襯結(jié)(BS 結(jié))導(dǎo)通，最終觸發(fā)寄生的橫向 NPN 晶體管導(dǎo)通，當(dāng)寄生橫向 NPN 晶體管導(dǎo)通后，已不再需要一個很強(qiáng)的漏極電場將離子注入到漏極來產(chǎn)生較大的電流，這就會使得漏極電壓下降，從而發(fā)生負(fù)阻現(xiàn)象(Snapback Effect).負(fù)阻區(qū)處于不穩(wěn)定狀態(tài)，只是高阻區(qū)和 NPN 晶體管導(dǎo)通后，由于襯底的電導(dǎo)調(diào)制作用，產(chǎn)生自加熱，江南大學(xué)學(xué)士學(xué)位論文6的熔點(diǎn) 1685℃時，器件會發(fā)生不可逆轉(zhuǎn)的變化，器件會受到損傷，該現(xiàn)象稱為二次擊穿或者熱擊穿.圖 23 柵極接地 NMOS 晶體管器件的橫截面示意圖V DI DB V o x1 區(qū)3 區(qū)2 區(qū)4 區(qū)1 / R o nV D D V h( I t 2 , V t 2 )( I t 1 , V t 2 )( I h , V h )圖 24 典型 GGNMOS 晶體管器件的 IV 特性曲線GGNMOS 晶體管的 IV 特性曲線如圖 24 所示，該曲線可以分成 4 個工作區(qū)域：1 區(qū)和 2 區(qū)分別為線性區(qū)和飽和區(qū)，這兩個區(qū)的 IV 曲線可以用標(biāo)準(zhǔn) NMOS 的 IV 公式來進(jìn)行描述；3 區(qū)為負(fù)阻區(qū)，4 區(qū)為高電流區(qū)，這兩個區(qū)的 IV 曲線已不能用標(biāo)準(zhǔn) NMOS 的 IV ESD 時，GGNMOS 晶體管工作于 3 區(qū)和 4 區(qū).圖 24 同時也表示了利用傳輸線脈沖(TLP)技術(shù)進(jìn)行測量而獲得的典型 GGNMOS 晶體，如 VtV h、I t2和 Ron等,這些參數(shù)對于器件 ESD 失效閾值電壓(ESDV)大小的測量是非常關(guān)鍵的:1) (It1,Vt1)是首次擊穿觸發(fā)點(diǎn)，該點(diǎn)決定了 ESD t1可以如式（21）表達(dá).靜電放電（ESD）保護(hù)器件的模擬與仿真7 （21）??nIRqTKBV11???????????dcsubBDti ?必須使開啟電壓 Vt1低于柵氧化層擊穿電壓 BVox，同時必須使開啟電壓 Vt1高于最差情況下的電源電壓 VDD，并留有一定的設(shè)計(jì)裕度(VDD+10%)，防止由于電源過沖噪聲而引起意 ESD 保護(hù)電路設(shè)計(jì)，一般通過提高襯底電壓或者柵極電壓，來降低Vt的值；2) (Ih，V h)是維持點(diǎn)，是低阻 ESD Vh值確保適當(dāng)?shù)碾妷恒Q位，防止內(nèi)部器件的柵氧化層被擊穿，同時可以減少 ESD 電流泄放時的電源功率消耗(Power=V h*IESD).維持電壓 Vh應(yīng)該高于電源電壓以防止發(fā)生閂鎖效應(yīng)；3) Ron是導(dǎo)通電阻，其表達(dá)如式（22）： （22）dsonIR??盡可能小的導(dǎo)通電阻 Ron可確保該 ESD 器件具有較大的電流泄放能力，同時可以防止器件過早熱擊穿；4) (It2，V t2)為器件的二次擊穿點(diǎn)，器件 ESDV 電壓值的大小可由二次擊穿電流 It2來表 HBM 測試下的 GGNMOS ESD 器件，其 ESDV 電壓值的近似表達(dá)如式（23）： （23）??t2onLevlESDHBWIR???150由 GGNMOS 晶體管的負(fù)阻(Snapback)特性曲線，設(shè)計(jì)者可以在硅驗(yàn)證之前預(yù)測出對應(yīng)于HBM 模型的 ESDV 電壓值. SCR 的 ESD 防護(hù)器件由于可控硅（Semiconductor controlled Rectifiers，SCR）觸發(fā)前后，電阻變化很大，所以在功率器件中， SCR 可以用于設(shè)計(jì) ESD 保護(hù)結(jié)構(gòu)，其結(jié)構(gòu)和等效線路圖如圖 25 所示.N W E L LN +P +N +P +A n o d eC a t h o d eA n o d eR n w e l lR p w e l lT 1T 2T 1T 2R n w e l lR p w e l lC a t h o d ep e p iR e p iP + s u b圖 25(a) SCR 的截面圖 圖 25(b) SCR 結(jié)構(gòu)的等效線路圖圖 25 SCR 結(jié)構(gòu)的截面圖和等效線路圖江南大學(xué)學(xué)士學(xué)位論文8SCR 在 ESD 沖擊發(fā)生時也作為一個二端網(wǎng)絡(luò)，其中陽極（Anode）和 N 阱短接，陰極（Cathode）和 P 與靜電源相接，當(dāng) ESD 沖擊發(fā)生時，加在 N 阱和 P 阱的PN 結(jié)上的反向電壓降足以使 PN ，SCR 觸發(fā)將有兩種可能：1) 雪崩擊穿產(chǎn)生的空穴電流流過 P 阱體電阻 RPWELL，使 P 襯底電壓升高，寄生的NPN 管開啟.2) 雪崩擊穿產(chǎn)生的電子電流流過 N 阱體電阻 RNWELL，使寄生的 PNP 的 EB 結(jié)正偏，PNP 導(dǎo)通.通常 NPN 管的 β 高于 PNP 管的 β，所以 NPN 管比 PNP TRIG為 N 阱和P 阱的 PN N 阱/P 阱的擊穿電壓在 40V，一旦觸發(fā)，不再需要Anode 上提供偏置，二端點(diǎn)的電壓 V 開始降低，V 的最小值定義為 電流流過 P 阱體電阻以保證 NPN 管導(dǎo)通，V H與 NPN 管和 PNP 管的基區(qū)寬度 L 有關(guān)，對應(yīng)的 IV 曲線如圖 26 所示.VV h V cV T R I G , I T R I GI圖 26 SCR 的回掃特性曲線SCR 有兩個重要參數(shù)，I TRIG和 P 阱體電阻，即外延層厚度和 P 阱的摻雜濃度決定,V H與 L 和 N CMOS 工藝中，V H的典型值為 2~5V，由于 SCR 一旦觸發(fā)，Anode 和 Cathode 之間完全處于電導(dǎo)調(diào)制區(qū)，導(dǎo)通電阻僅為 1Ω，作為 ESD 保護(hù)電路時，能很好地耗散能量.以上介紹了各種器件在 ESD ESD 保護(hù)電路結(jié)構(gòu)時，就是利用器件的這些特性，根據(jù)不同的要求或工藝條件，選用不同的器件來實(shí)現(xiàn)符合要求的 ESD，NMOS 和 SCR 在 ESD 條件在都可能觸發(fā)回歸擊穿，在 CMOS 工藝時可用NMOS 的回歸特性來作 ESD 保護(hù)，但若要求有更快的保護(hù)速度，可考慮用 SCR 來實(shí)現(xiàn) ESD保護(hù)結(jié)構(gòu). ESD 的測試方法ESD 的測試可以分為檢驗(yàn)型測試和研究型測試兩類.檢驗(yàn)型測試體現(xiàn)在產(chǎn)品的后端可靠性測試中，為了保證芯片產(chǎn)品的優(yōu)良率，在產(chǎn)品的可靠性檢驗(yàn)中，ESD 檢驗(yàn)是一個重要環(huán)節(jié)，以集成電路中的人體模型工業(yè)測試標(biāo)準(zhǔn)(見靜電放電（ESD）保護(hù)器件的模擬與仿真9表 23)，芯片通過一定值(一般為 2 kV)的 ESD ESD 檢驗(yàn)大多采用 ZAPMASTER ESD 檢驗(yàn)大多采用電子槍.研究型測試側(cè)重于芯片研發(fā)的前期，為了預(yù)測產(chǎn)品的 ESD 承受能力，從根本上保證芯片產(chǎn)品的優(yōu)良率，以降低封裝及測試成本并提高產(chǎn)品的研發(fā)效率，就必須在芯片的研發(fā)前期為芯片設(shè)計(jì)良好的 ESD 防護(hù)器件,而不是在產(chǎn)品的可靠性試驗(yàn)中發(fā)現(xiàn)問題之后再補(bǔ) ESD 防護(hù)器件的關(guān)鍵性能指標(biāo)，TLP 是研究型測試中不可缺少的一種手段.不管是檢驗(yàn)型測試還是研究型測試，都基于下面三種測試連接模式 [3]：1) I/O 口到 VDD 或者 VSS 的測試：通常包括 PS、PD、NS 和 ND P 代表Positive，表示引腳接的是正電壓，N 代表 Negative， 和S 分別代表 VDD 和 VSS，表示的是參考點(diǎn)的選擇，實(shí)際測試時， 是對VSS 是正脈沖，PD 是對 VDD 的正脈沖，NS 是對 VSS 的負(fù)脈沖，ND 是對 VDD 的負(fù)脈沖.這四種測試連接方式示意圖如圖 27 所示.圖 27(a) PS 測試模式圖 圖 27(b) PD 測試模式圖圖 27(c) NS 測試模式圖 圖 27(d) ND 測試模式圖圖 27 I/O 口的四種測試連接模式2) I/O 到 I/O 的測試，包括正向和負(fù)向的電壓，被測引腳接測試電壓，其他接地，VDD和 VSS 懸空，如圖 28 所示.江南大學(xué)學(xué)士學(xué)位論文10圖 28(a) 正電壓模式 圖 28(b) 負(fù)電壓模式圖 28 I/O 到 I/O 的測試連接模式3) VDD 到 VSS 的測試，包括正向和負(fù)向的電壓，如圖 29 所示.圖 29(a) 正電壓模式 圖 29(b) 負(fù)電壓模式圖 29 VDD 到 VSS 的測試連接模式 ZAPMASTER 的 ESD 測試方法不同的測試標(biāo)準(zhǔn)對應(yīng)不同的測試模型，商用的 ESD Thermo KeyTek 公司生產(chǎn)的 ZAPMASTER 測試系統(tǒng)對 HBM 模型進(jìn)行 ESD 測試，ZAPMASTER 測試設(shè)備由中國電子科技集團(tuán)第五十八研究所提 GJB548A 方法 10 ns，下降時間大約為 150177