組原課設陣列除法器的設計畢業(yè)論文-預覽頁
【正文】 得求差公式：Si＝A i⊕B i⊕C iCi＋1 ＝A iBi＋ BiCi＋A iCi其中 Bi＝B i⊕1 。原理是利用一個可控加法／減法 CAS 單元所組成的流水陣列來實現(xiàn)的它有四個輸出端和四個輸入端。陣列除法器有多種形式，如不恢復余數(shù)陣列除法器、補碼陣列除法器等等本實驗設計的是加減交替陣列除法器。 圖 不恢復余數(shù)陣列除法器的 邏輯結構圖CAS 單元的輸入與輸出的關系可用如下一組邏輯方程來表示：Si＝A i⊕(B i⊕ P)⊕CCi＋1 ＝(A i＋C i)在不恢復余數(shù)的除法陣列中，每一行所執(zhí)行的操作究竟是加法還是減法，取決于前一行輸出的符號與被除數(shù)的符號是否一致。本實驗就采用加減交替的方法設計這個陣列除法器。被除數(shù) X 是由頂部一行和最右邊的對角線上的垂直輸入線來提供的，除數(shù) Y 是沿對角線方向進入這個陣列。流水陣列除法邏輯框圖如圖 可控加法／減法(RO)單元如圖 所示，其中被除數(shù)為 X = 0. X1 X2 X3 X4，除數(shù)為 Y= 0. Y1 Y2 Y3Y4，商數(shù)為 Q = 0. Q1 Q2 Q3Q4，它的余數(shù)為 R = 0. 000 R4 R5 R6R7R8，字長為 5。這樣就用陣列的右移來代替了除法運算中的被除數(shù)左移：即讓余數(shù)保持固定，而將除數(shù)沿對角線右移。減法是用加上絕對值相反數(shù)的補碼來實現(xiàn)的，而在第一行的末端 P 以“1”值傳遞給進位輸出，此舉正好滿足了減法運算中按位取反末位加一來形成補碼的操作。由于進位輸出信號與 P 控制端上商正好滿足邏輯運算關系，所以進位輸出指示出當前的部分余數(shù)的符號,同時它將決定下一行的操作將進行加法還是減法。U3 IDT71V016SA 是 64Kx16 位存儲器能保存大容量的程序。T6B595 是 7 段數(shù)碼管的驅動芯片， 74HC1649 是串轉并芯片，用于接 16 個 LED。設計實現(xiàn)工具包括流程引擎、限制編輯器、基片規(guī)劃器、FPGA 編輯器、FPGA 寫入器等軟件。OP2022 集成開發(fā)環(huán)境界面如圖 所示。可利用 Xilinx foundation ECS 模塊實現(xiàn)頂層圖形文件的設計，頂層圖形文件結構如圖 所示。（2）引腳鎖定把頂層圖形文件中的輸入/輸出信號安排到 Xilinx XCV200 芯片指定的引腳上去，實現(xiàn)芯片的引腳鎖定，各信號及 Xilinx XCV200 芯片引腳對應關系如表 所示。圖 可控加法／減法(CAS)單元邏輯圖為了在為能在圖形編輯器（原理圖設計輸入方式）中調(diào)用可控加法／減法(CAS) 芯片需要把它封裝，可利用 Xilinx foundation 編譯器中的如下步驟實現(xiàn)：Tools=Symbol Wizard=下一步。（1）建立仿真波形文件及仿真信號選擇功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設置參數(shù)（以一組數(shù)據(jù)為例） ，選定的仿真信號和設置的參數(shù)如表 所示。 圖 2. 6 功能仿真波形結果表 仿真數(shù)據(jù)理論結果輸入信號 輸出信號X0 0 Y0 0 Q0 0 R0 0X1 1 Y1 1 Q1 1 R1 0X2 0 Y2 1 Q2 1 R2 1X3 1 Y3 0 Q3 0 R3 1X4 1 Y4 1 Q4 1 R4 1P 1第 3 章 編程下載與硬件測試 編程下載利用 COP2022 仿真軟件的編程下載功能，將得到 文件下載到XCV200 實驗板的 XCV200 可編程邏輯芯片中。圖 硬件測試結果圖 可以看出硬件測試結果為商等于 5，余數(shù)等于 6，都是 16 進制的數(shù)。自己的組成原理學的并不好，所以在拿到課設題目的時候也無從看起和著手做起，雖然在書中能找到相關內(nèi)容但是自己仍然不能把握好著手方向，尤其課設任務書中的一些名詞更讓自己感到很艱難，開始自己甚至不知道什么是自上而下的設計方法，對頂層設計底層設計也一樣是沒有概念。通過本次課程設計，我知道了如何利用加減交替法來實現(xiàn)陣列除法器，懂得了很多
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