【正文】 然后通過(guò)高速 DAC 產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波。但直接式頻率合成器電路結(jié)構(gòu)復(fù)雜，體積大，成本較高，研制調(diào)試一般比較困難，由于采用了大量的混頻、濾波電路，直接式頻綜很難抑制因非線(xiàn)性而引入的雜波干擾，因而難以達(dá)到較高的雜波抑制度。 DDS 的全數(shù)字結(jié) 構(gòu)給 頻 率合 成 領(lǐng)域 注入 了 新的 活力 ， 但也 正 是全 數(shù)字 結(jié) 構(gòu)使DDS 有兩點(diǎn)不足 :輸出帶寬較窄和雜散抑制較差。實(shí)際上，由于三種方式各有優(yōu)劣，完全可以利用優(yōu)勢(shì)互補(bǔ)，所以產(chǎn)生了混合式頻率合成技術(shù)。然后通過(guò)高速DAC 產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波。依據(jù)頻率合成原理制成的 頻率 源稱(chēng) 為頻率合成器。 （ 3）頻率分辨率 頻率合成器的輸出頻譜通常是不連續(xù)的。 （ 5）頻譜純度 頻率合成技術(shù)中常常提到的一個(gè)指標(biāo)就是頻譜純度，頻譜純度以雜散分量和相位噪聲來(lái)衡量。 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 8 直接數(shù)字 頻率合成技術(shù)的 現(xiàn)狀及應(yīng)用 DDS 不僅可以產(chǎn)生正弦波同時(shí)也可以產(chǎn)生任意波，這是其他頻率合成方式所沒(méi)有的。其中以 AD 公司 的產(chǎn)品比較有代表性。如 AD70OS 可以產(chǎn)生正交調(diào)制信號(hào)，而 AD9852 也可 以產(chǎn)生 FSK、 PSK、線(xiàn)性調(diào)頻以及幅度調(diào)制的信號(hào)。通過(guò)運(yùn)用流水技術(shù)在保證相位 累加 器工作頻率的前提下，相位累加器的字長(zhǎng)可以設(shè)計(jì)得更長(zhǎng)，如 AD9852的相位累 加器 達(dá)到了 48 位。它不僅能產(chǎn)生傳統(tǒng)函數(shù)信號(hào)發(fā)生器能產(chǎn)生的正弦波、方波、三角波、鋸齒波，還可以產(chǎn)生任意編輯的波形。如 HP 公司的 HP33120 可以產(chǎn)生 10mHz 一 15MHz 的正弦波和方波。 HP 公司的 HP33250 可以產(chǎn)生 1uHZ 一 80MHz 的 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 9 正弦波和方波，產(chǎn)生 luHz 到 25MHz 的任意波形，任意波形深度 64K點(diǎn)，采樣率 200M。 除了在儀器中的應(yīng)用外， DDS 在通信系統(tǒng)和雷達(dá)系統(tǒng)中也有很重要的用途。 DDS 的原理 及性能特點(diǎn) DDS 的 基本 原理 直接 數(shù)字式頻率合成 （ DDS）技術(shù)是近年來(lái)隨著數(shù)字集成電路和微電子技術(shù) 的發(fā)展而迅速發(fā)展起來(lái)的一種新的頻率合成技術(shù)。 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 10 圖 21： DDS 基本原理框圖 相位累加器由 N 位加法器與 N 位累加寄存器級(jí)聯(lián)構(gòu)成，結(jié)構(gòu)如圖 22 所示。由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器溢出的頻率就是 DDS 的輸出的信號(hào)頻率。 (2)頻率轉(zhuǎn)換時(shí)間短 DDS 是一個(gè)開(kāi)環(huán)系統(tǒng)，無(wú)任何反饋環(huán)節(jié) 這種結(jié)構(gòu)使得 DDS 的頻率轉(zhuǎn)換時(shí)間極短。 DDS 的轉(zhuǎn)換時(shí)間可達(dá)納微秒級(jí)數(shù)量級(jí)，比使用其他的頻率合成方法都要短數(shù)個(gè)數(shù)量級(jí)。 (4)相位變化連續(xù) 改變 DDS 輸出頻率，實(shí)際上改變的是每一個(gè)時(shí)鐘周期的相位增量，相位函數(shù)的曲線(xiàn)是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號(hào)相位的連續(xù)。 (6)其他優(yōu)點(diǎn) 由于 DDS 中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低，體積小，重量輕，可靠性高，且易于程控，使用相當(dāng)靈活，因此性?xún)r(jià)比極高。 (2)輸出散雜大 由于 DDS 采 用全數(shù)字結(jié)構(gòu)，不可避免地引入了散雜。 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 13 第 3 章 FPGA 及其開(kāi)發(fā)環(huán)境簡(jiǎn)介 現(xiàn)場(chǎng)可編程門(mén)陣列（ FPGA）簡(jiǎn)介 FPGA(Field Programmable Gate Array)即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。隨著功耗和成本的進(jìn)一步降低， FPGA 還將進(jìn)入更多的應(yīng)用領(lǐng)域。一般來(lái)說(shuō)， FPGA支持的常見(jiàn)電氣標(biāo)準(zhǔn)有 LVTTL、 LVCOMS、 SSTL、 HSTL、 LVDS、 LVPECL和 PCI 等。 （ 3）嵌入式 RAM 塊 大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM（ Block RAM）。 （ 4）布線(xiàn)資源 布線(xiàn)資源連通 FPGA 內(nèi)部所有單元，連線(xiàn)的長(zhǎng)度和工藝決定著信號(hào)在連線(xiàn)上的驅(qū)動(dòng)能 力和傳輸速度。Cyclone II 是 Altera 公司 Cyclone 系列的第二代產(chǎn)品，由于采用了低 K 介質(zhì)的 90nm 工藝制造，從而將產(chǎn)品成本降低 30%，同時(shí)將邏輯密度提升 3 倍。 FPGA 的基本特點(diǎn)主要有： (1)采用 FPGA 設(shè)計(jì) ASIC 電路，用戶(hù)不需要投片生產(chǎn)，就能得到 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 15 合用的芯片。 (5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成 后， FPGA 進(jìn)入工作狀態(tài)。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。也就是說(shuō)只要有了 Quartus II 這個(gè)集成開(kāi)發(fā)環(huán)境，就基本上可以完成 Altera 公司 FPGA 開(kāi)發(fā)過(guò)程中的所有工作。Quartus II 支持多種輸入方式，常用的有： （ 1）原理圖輸入：這種方法最直觀(guān)，適合頂層電路的設(shè)計(jì)； 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 16 （ 2）硬件描述語(yǔ)言輸入：包括 AHDL、 VHDL 及 Verilog HDL 輸入。在本章的設(shè)計(jì)中，采用的是 VHDL 硬件描述語(yǔ)言與原理圖輸入相結(jié)合的方式。 主要特點(diǎn)： RTL 和門(mén)級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平 臺(tái)跨版本仿真；單內(nèi)核 VHDL 和 Verilog 混合仿真；源代碼模版和助手，項(xiàng)目管理；集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流 ChaseX、Signal Spy、虛擬對(duì)象 Virtual Object、 Memory 窗口、 Assertion窗口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能； C 和Tcl/Tk 接口， C 調(diào)試；對(duì) SystemC 的直接支持，和 HDL 任意混合 ；支持 SystemVerilog 的設(shè)計(jì)功能；對(duì)系統(tǒng)級(jí)描述語(yǔ)言的最全面支持，SystemVerilog, SystemC, PSL。 ModelSim 的使用方法： 1. 在 D 盤(pán)建立一個(gè)目錄 DDS。然 后 add existing file，把 加入當(dāng)前工程。 舊版 的 signal 窗口在 的版 本改 名為Objects。 VerilogHDL 語(yǔ)言簡(jiǎn)介 硬件描述語(yǔ)言 HDL 是一種用形式化方法 來(lái)描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。硬件描述語(yǔ)言自出現(xiàn)起，發(fā)展非常迅速，已經(jīng)成功應(yīng)用在數(shù)字 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 18 邏輯設(shè)計(jì)的各個(gè)階段，包括設(shè)計(jì)、仿真、驗(yàn)證、綜合等，它們對(duì)設(shè)計(jì)自動(dòng)化起到了極大的推動(dòng)作用。 1989 年， Cadence 公司收夠了 Gate Way 公司， VerilogHDL 語(yǔ)一言成為 Cadenee 公司的私有財(cái)產(chǎn)。 (2)同一個(gè)設(shè)計(jì)， Verilog 語(yǔ)一言允許設(shè)計(jì)者在不同層次上進(jìn)行抽象。 (5)能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次，模塊的規(guī)?？梢允侨我獾?，語(yǔ)言對(duì)此沒(méi)有任何限制。 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 19 FPGA 開(kāi)發(fā)流程 FPGA 開(kāi)發(fā) 一般 流程： 電路的設(shè)計(jì)與輸入（ HDL 描述和原理如圖輸入方法） 功能仿真（前仿真：檢查所設(shè)計(jì)的電路是否滿(mǎn)足預(yù)先設(shè)想的功能需求） 綜合優(yōu)化（把 RTL 級(jí)描述和原理圖描述變成門(mén)級(jí)網(wǎng)表描述） 綜合后仿真（檢查綜合后的結(jié)果是否和預(yù)想的設(shè)計(jì)一致） 布局布線(xiàn) （布局：把門(mén)級(jí)網(wǎng)表中各 個(gè)基本硬件單元適配到FPGA 具體的硬件電路上 ；根據(jù)布局的拓?fù)浣Y(jié)構(gòu)和 FPGA 的連線(xiàn)資源，把這些基本硬件單元合理的連接起來(lái)） 時(shí)序仿真與驗(yàn)證（后仿真：包含門(mén)延遲和傳輸線(xiàn)的延遲，能真是反應(yīng) FPGA 的實(shí)際工作情況，確保設(shè)計(jì)的穩(wěn)定性和可靠性） 調(diào)試與加載配置 以上的任何一步出現(xiàn)問(wèn)題，都要回到相應(yīng)的步驟進(jìn)行重新設(shè)計(jì)，知道滿(mǎn)足要求為止。后來(lái)出現(xiàn)的專(zhuān)用DDS 芯片極大的推動(dòng)了 DDS 技術(shù)的發(fā)展，但專(zhuān)用 DDS 芯片價(jià)格昂貴，且無(wú)法實(shí)現(xiàn)任意波形輸出，近來(lái)， CPLD 及 FPGA 的發(fā)展為實(shí)現(xiàn) DDS 提供了更好的 技術(shù)手段。因?yàn)?，只要改?FPGA 中的 ROM 數(shù)據(jù)， DDs 就可以產(chǎn)生任意波形，因而具有相當(dāng)大的靈活性。 DDS 波形發(fā)生器的 FPGA 設(shè)計(jì)流程 用 FPGA 可以非常方便的實(shí)現(xiàn) DDS 系統(tǒng)的數(shù)字電路環(huán)節(jié)，且可現(xiàn)場(chǎng)編程進(jìn)行電路的修改。其中相位累加器是一個(gè)帶有累加功能的加法器，它以設(shè)定的頻率控制字作為步長(zhǎng)來(lái)進(jìn)行加法運(yùn)算，當(dāng)其和滿(mǎn)時(shí)清零，并進(jìn)行重新運(yùn)算，相位寄存器它主要作用是接受發(fā)送來(lái)的相位控制字?jǐn)?shù)據(jù)并進(jìn)行寄存，當(dāng)下一個(gè)時(shí)鐘到來(lái)時(shí)，輸入寄存的數(shù)據(jù)，對(duì)輸出波形的頻率和相位進(jìn)行控制。 input Clk。 input [7:0] K。 reg [7:0] K_buf。 end alw ays(posedge Clk or negedge Rst_n) begin if(~Rst_n) 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 23 addr = 0。 endmodule DDS 波形發(fā)生器測(cè)試模塊 module dds_tb()。 reg En。 w ire [31:0] data_saw 。 En = 0。 (negedge Clk) Rst_n = 1。 (negedge Clk) En = 1。 (negedge Clk) Loc k = 0。 input [8:0] addr。 initia l begin $readmemh(sin_r ,m em)。 本章小結(jié) 本章首先介紹了 DDS 波形發(fā)生器各個(gè)模塊的程序代碼 ，接著用Modelsim 軟件 對(duì) DDS 波形發(fā)生器 進(jìn)行 了功能 仿真 ，得到了正弦波、方波、三角波和鋸齒波四種波形，并對(duì)仿真結(jié)果進(jìn)行了分析。 本設(shè)計(jì)完成了預(yù)定的所有功能，但由于時(shí)間倉(cāng)促，本設(shè)計(jì)還有許多需要完善和改進(jìn)的地方。尤其是采用軟硬件編程相結(jié)合以及加深 FPGA 部分的設(shè)計(jì)方法無(wú)疑是本設(shè)計(jì)的一大特點(diǎn)，值得進(jìn)一步探索和研究。感謝學(xué)校給我們提供了這么好的一個(gè)實(shí)踐的機(jī)會(huì)，感謝各位老師為我們 的畢業(yè)設(shè)計(jì)所提供的方便，如果沒(méi)有你們的幫助和耐心指導(dǎo)，我們的畢業(yè)設(shè)計(jì)不會(huì)如此順利完成的。在未來(lái)的工作中，我一定不辜負(fù)這些曾經(jīng)給予我關(guān)心和幫助的師長(zhǎng)、父母和家人的殷切期望，盡職盡責(zé)地做好我的工作 ！ 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 30 參考文獻(xiàn) [1] 郭軍朝， 直接數(shù)字頻率合成研究及其 FP GA 實(shí)現(xiàn) ： [碩士論文 ]，上海：上 海 交通大學(xué)微電子學(xué)與固體電子學(xué)專(zhuān)業(yè)， 2020 [2] 張厥勝、曹麗娜，鎖相與頻率合成技術(shù)，成都：電子科技大學(xué)出版社， 1995 [3] 姜萍、王建新、吉訓(xùn)生， F PGA 實(shí)現(xiàn)的直接數(shù)字頻率合成器，電子技術(shù)應(yīng)用， 28(5)： 4344， 2020 [4] 潘志浪，基于 F PGA 的 DDS 信號(hào)源設(shè)計(jì) ： [碩士論文 ]，武漢：武漢 理工大學(xué)通信與信息系統(tǒng)專(zhuān)業(yè)， 2020 [5] 潘景良，程控任意波形功率驅(qū)動(dòng)電源的研制： [碩士論文 ]，南京：南京理工大學(xué)測(cè)試計(jì)量技術(shù)及儀器專(zhuān)業(yè)， 2020 [6] Saul P H, Direct frequency synthesisa review of techniques and potential, IEEE 15th International Conference on Radio Receivers and Associated System Landom,UK,1900,59 [7] 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