【正文】 …周而復(fù)始。鍵盤存儲電路可將每次掃描產(chǎn)生的新按鍵數(shù)據(jù)存儲下來，因此新數(shù)據(jù)可能會覆蓋前面的數(shù)據(jù)，所以需要一個按鍵存儲電路，以將整個鍵盤掃描完畢的結(jié)果記錄下來。密碼鎖控制部分的原理圖如圖4所示： 計數(shù)器 比較器 輸入數(shù)字寄存器 比較結(jié)果 數(shù)字輸入 預(yù)存密碼寄存器圖 4 控制部分原理圖密碼鎖控制電路是整個電路最重要的組成部分，主要完成對數(shù)字鍵輸入和功能鍵輸入的響應(yīng)與控制，當(dāng)按下數(shù)字鍵的時候第一個數(shù)字會在最右端的數(shù)碼管上顯示，以后每按下一個數(shù)字鍵，已顯示的數(shù)字就會向左移動一位，并將新的數(shù)字顯示出來，若要更改輸入的數(shù)字，則可以按*清除已輸入的數(shù)字。接著輸入4位數(shù)字，再按下鍵，就可以將4位數(shù)字作為新密碼。該設(shè)計的輸出電路由顯示緩存器、多路選擇器、時鐘發(fā)生器、掃描信號發(fā)生器、七段譯碼電路組成。多路選擇用于從顯示緩存器中選擇出某一個LED的內(nèi)容用于顯示。 USE 。 按鍵輸入信號 DATA_N: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 功能鍵數(shù)據(jù)標(biāo)志 CQD: OUT STD_LOGIC。ARCHITECTURE ART OF miamsuo IS SIGNAL C_QD: STD_LOGIC。 SIGNAL SEL: STD_LOGIC_VECTOR(3 DOWNTO 0)。 DATA_F=F。 CSR=C_SR。 C(2)=KEY_IN(2)。)THEN 將全局時鐘分頻 Q=Q+1。 消除抖動 END PROCESS。 BEGIN PROCESS(C_QD) BEGIN Z=C_SRamp。139。 WHEN00110=N=0011。 WHEN10011=N=0111。 END CASE。139。 END CASE。 FF=F(2) OR F(0)。USE 。 數(shù)字鍵數(shù)據(jù) DATA_F: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 密碼輸入標(biāo)志 SETIN: BUFFER STD_LOGIC。 開鎖信號 DATA_BCD: OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。EVENT AND CQD=39。 THEN 有功能鍵輸入 IF(DATA_F=0100)THEN 當(dāng)輸入*時數(shù)據(jù)清0 ACC=1111111111111111。039。039。139。 WHEN01010101=SETIN=39。139。139。039。 ELSIF(SETIN=39。)THEN 如果有原密碼 IF(ACC=REG)THEN 輸入密碼與原密碼一致 OLD=39。 OLD=39。 輸入新密碼 SETIN=39。 END IF。 THEN 有數(shù)字?jǐn)?shù)據(jù)輸入 ACC=ACC(11 DOWNTO 0)amp。 END PROCESS。USE 。 七段譯碼輸出信號END YM。 WHEN0011=DOUT7=1001111。 WHEN0111=DOUT7=0000111。 END CASE。Sel位鍵盤掃描信號。接著輸入4位數(shù)字，再按下鍵，就可以將4位數(shù)字作為新密碼。 同時Altera Quartus II 設(shè)計軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計流程的設(shè)計工具。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言?？傊?，通過這次課設(shè)使我對一門新的知識有了一定的了解，初步掌握了VHDL語言和quartus軟件的使用。USE 。 DATA_N: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CQD: OUT STD_LOGIC。ARCHITECTURE ART OF miamsuo IS SIGNAL C_QD: STD_LOGIC。 SIGNAL SEL: STD_LOGIC_VECTOR(3 DOWNTO 0)。 DATA_F=F。 CSR=C_SR。 C(2)=KEY_IN(2)。)THEN Q=Q+1。 END PROCESS。 BEGIN PROCESS(C_QD) BEGIN Z=C_SRamp。139。 WHEN00110=N=0011。 WHEN10011=N=0111。 END CASE。139。 END CASE。 FF=F(2) OR F(0)。 DATA_F: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SETIN: BUFFER STD_LOGIC。 DATA_BCD: OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。EVENT AND CQD=39。 THEN IF(DATA_F=0100)THEN ACC=1111111111111111。039。039。139。 WHEN01010101=SETIN=39。139。139。039。 ELSIF(SETIN=39。)THEN IF(ACC=REG)THEN OLD=39。 OLD=39。 SETIN=39。 END IF。 THEN ACC=ACC(11 DOWNTO 0)amp。 END PROCESS。 DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 WHEN0010=DOUT7=1011011。 WHEN0110=DOUT7=1111101。 WHEN OTHERS=DOUT7=0000000。20