dsp原理與應(yīng)用---第4章 edma-預(yù)覽頁
【正文】 概念 ? 數(shù)據(jù)單元 (element)的傳輸：單個數(shù)據(jù)單元從源地址向目的地址傳輸 ? 幀 (frame)： 1組數(shù)據(jù)單元組成 1幀，幀中的數(shù)據(jù)單元可以連續(xù)存放，也可以間隔存放，幀一般用于 1維傳輸 ? 陣列 (array)： 1組連續(xù)的數(shù)據(jù)單元組成 1個陣列，陣列一般用于 2維傳輸 ? 塊 (block)：多個幀或多個陣列的數(shù)據(jù)組成 1個數(shù)據(jù)塊 ? 1維傳輸：多個數(shù)據(jù)幀組成 1個 1維數(shù)據(jù)傳輸 ? 2維傳輸：多個數(shù)據(jù)陣列組成 1個 2維數(shù)據(jù)傳輸，第 1維是陣列中的數(shù)據(jù)單元，第 2維是陣列的個數(shù)。參數(shù) RAM中的傳輸參數(shù)被送入地址發(fā)生器硬件，產(chǎn)生讀寫所需的地址。 幀 /陣列計數(shù) (FRMCNT)：存放的是 1D數(shù)據(jù)傳輸中的幀計數(shù)，或是 2D數(shù)據(jù)傳輸中的陣列計數(shù)，最大值為 65536。 數(shù)據(jù)計數(shù)的重加載 (Element Count Reload)：用于在每幀最后一個數(shù)據(jù)元素傳輸之后，重新加載傳輸計數(shù)值。 C671x 快速 DMA(QDMA) ? 幾乎支持 EDMA的所有傳輸模式，不支持參數(shù)連接 ? 兩組寄存器，第二組是第一組的“偽映射”，每組包含 5個寄存器，是 C671x搬移數(shù)據(jù)最有效的手段 ? 一個典型的 QDMA操作如下： QDMA_SRC = SRC_ADDRESS。 //不采用索引 QDMA_S_OPT = 0x21B80001。 ?一個傳輸入口表 (transfer entry table) 傳輸入口表可以包括最多八個傳輸入口。 C672x 參數(shù)存儲器 (PaRAM) 事件入口表最多可以有 32個事件入口，每個事件入口為 1個字長 (4字節(jié) ) 傳輸入口表最多可以包括8個傳輸入口，傳輸入口表的大小等于 88個字長，每個傳輸入口的大小是 11個字長。傳輸入口的大小固定為 11個字長。本例中，數(shù)據(jù)的一部分從外部存儲器復(fù)制到內(nèi)部存儲器。 因為 DEPR[10]=’1’，事件信號 10的上升邊界觸發(fā)一個事件。數(shù)據(jù)將被傳輸?shù)竭B續(xù)的目的存儲塊中，其在內(nèi)部存儲器的起始地址為 0x10001000。 因為 DEHPR[0]=’1’，事件是由 HiMAX處理的。另外對于不同寬度的數(shù)據(jù)接口也可以用 FIFO，例如單片機位 8位數(shù)據(jù)輸出，而DSP可能是 16位數(shù)據(jù)輸入，在單片機與 DSP連接時就可以使用 FIFO來達(dá)到數(shù)據(jù)匹配的目的。在 FIFO實際工作中，其數(shù)據(jù)的滿 /空標(biāo)志可以控制數(shù)據(jù)的繼續(xù)寫入或讀出。 FIFO的參數(shù) FIFO的標(biāo)志 ? 滿標(biāo)志： FIFO已滿或?qū)⒁獫M時由 FIFO的狀態(tài)電路送出的一個信號，以阻止 FIFO的寫操作繼續(xù)向 FIFO中寫數(shù)據(jù)而造成溢出（ overflow）。 ? 讀指針：指向下一個讀出地址。 FIFO的分類 根據(jù) FIFO工作的時鐘域，可以將 FIFO分為同步 FIFO和異步 FIFO。
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