eda課程設(shè)計(jì)--乒乓球游戲機(jī)-預(yù)覽頁(yè)
【正文】 when00101=bcdout1=0000。when00111=bcdout1=0000。when01001=bcdout1=0000。when01011=bcdout1=0001。when01101=bcdout1=0001。when01111=bcdout1=0001。8when10001=bcdout1=0001。when10011=bcdout1=0001。when10101=bcdout1=0010。end case。use 。 clk: in std_logic。 甲和乙的擊球輸入端口 speaker : out std_logic 。architecture game of pingponggame istypepingpongis(waitserve,light1on,ballmoveto2,allow2hit,light8on,ballmoveto1,allo9w1hit)。signal j:integer range 0 to 12。 內(nèi)部計(jì)數(shù)器，是 5 位二進(jìn)制變量 ponent mydecoder is port(binaryin: in std_logic_vector(1 to 5)。 調(diào)用記分譯碼器begin 狀態(tài)機(jī)進(jìn)程P1:process(clk) clk 作為敏感信號(hào)觸發(fā)進(jìn)程 begin 進(jìn)程開始 if reset=39。count2=00000。139。 j=0。count1=00000。state=light1on。 when 01= i=8。 when others=i=0。139。139。 state=ballmoveto2。139。139。 state=ballmoveto1。 then 進(jìn)程處于球向乙移動(dòng)狀態(tài) i=0。state=waitserve。state=allow1hit。139。139。039。when allow1hit= if hit1=39。039。c=39。when allow2hit= f hit2=39。039。139。end case。P2:process (j) begin if(j=0 and j=5 ) then serve=01 。 end process P2 。then d:=4108。 else d:=d1。 end if。 其他情況所有發(fā)光二極管都暗 u0:mydecoder port map(count1,score11,score12)。其次考慮輸出端口，芯片應(yīng)該有 8個(gè)輸出端口來(lái)控制 8 個(gè)發(fā)光二極管，輸出邏輯‘1’即輸出一個(gè)高電平，可以使發(fā)光二極管點(diǎn)亮；蜂鳴器輸出端口 speaker，用時(shí)鐘信號(hào)來(lái)驅(qū)動(dòng)蜂鳴器發(fā)聲；還要直觀地表示雙方的得分，就得用到 4 個(gè)七段顯示數(shù)碼管，每方用到 2 個(gè)，可以表示 0 到 21 的數(shù)字，每個(gè)七段顯示數(shù)碼管需要芯片的 4 個(gè)輸出端口來(lái)控制。進(jìn)程二的作用自動(dòng)設(shè)置發(fā)球權(quán)，每隔 5 次自動(dòng)交換發(fā)球權(quán)，通過(guò)對(duì)信號(hào)serve 的賦值，serve=“10”代表甲發(fā)球，serve=“01”代表乙發(fā)球；進(jìn)程三13的作用是使蜂鳴器發(fā)聲，當(dāng)一方得分時(shí)，蜂鳴器自動(dòng)響鈴 3 秒。而狀態(tài)機(jī)中的記分是由 5 位二進(jìn)制碼來(lái)表示的，即 count1 和 count2。五、硬件實(shí)現(xiàn) 給出硬件實(shí)現(xiàn)實(shí)驗(yàn)步驟：（1）打開 QuartusⅡ 軟件，建立進(jìn)程，進(jìn)程的名字和程序的名字相同；（2）打開新建選擇 VHDL File,然后把程序輸入進(jìn)去；（3）保存文件點(diǎn)擊軟件頁(yè)面上方的編譯按鍵進(jìn)行編譯；（4）編譯成功后，進(jìn)行軟件仿真，點(diǎn)擊 File 選擇 Vector Waveform File,然后點(diǎn)擊鼠標(biāo)右鍵選 inset node or bus 鍵，把引腳輸入進(jìn)去，再進(jìn)行引腳設(shè)定；（5）然后保存，點(diǎn)擊 Assigment 中的 settings 選擇時(shí)序仿真，進(jìn)行程序的時(shí)序仿真；16（6）時(shí)序仿真成功后，點(diǎn)擊上方 Assigment Editor 鍵進(jìn)行引腳鎖定；（7）引腳鎖定完成后，需要再編譯一次，將引腳鎖定信息編譯進(jìn)編程文件中；（8）編譯成功后并連接好試驗(yàn)線路后，將編譯產(chǎn)生的 SOF 格式配置文件在編程窗中配置進(jìn) FPGA 中，就開始硬件測(cè)試了。 圖 54 硬件仿真結(jié)果圖示三此圖的復(fù)位鍵 reset 處于低電平，開始鍵 startbutton 處于高電平，并且數(shù)碼管顯示甲乙雙方的比分情況 5:6，此時(shí)乒乓球運(yùn)動(dòng)正在由甲向乙進(jìn)行運(yùn)動(dòng)。圖 57 顯示了球由乙向甲運(yùn)動(dòng)，當(dāng)球運(yùn)動(dòng)到甲的最后一位時(shí)，立即按下?lián)羟蜴I，球向乙方移動(dòng)，如圖 58 所示，反應(yīng)了甲擊球的功能。由于 VHDL 是一種硬件描述語(yǔ)言，因此不是象 C 語(yǔ)言那樣只要把邏輯描述清楚就行，VHDL 完成的是一對(duì)硬件電路的建模，PROCESS 的使用很容易產(chǎn)生多重驅(qū)動(dòng)的錯(cuò)誤，有時(shí)候看邏輯描述能夠?qū)崿F(xiàn)，但是編譯卻不能通過(guò)，這就是硬件描述語(yǔ)言與其他語(yǔ)言的區(qū)別所在。七．參考文獻(xiàn)（1） 技術(shù)實(shí)用教程(第二版). 北京：科學(xué)出版社,2022；（2） 技術(shù)實(shí)驗(yàn)講義； （3）VHDL ；（4） VHDL 設(shè)計(jì)電子線路[M].北京：清華出版社，2022：2；（5） 模擬部分. 北京：高教出版社,2022；（6） . 北京：高教出版社,2022；（7） [M].西安：西安電子科技大學(xué)出版社，1999：27.八、設(shè)計(jì)生成的電路圖22
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