確保信號完整性的電路板設計準則-預覽頁
【正文】 義信號的返回通路之前很難仿真或者仿真電路板的性能。 來自鄰近信號線的耦合將導致串擾并改變信號線的阻抗。要預先確定這些節(jié)點，同時將調節(jié)元器件放置和布線所需要的時間加以計劃，以便調整信號完整性設計的指針。 、技術選擇信號是點對點的還是一點對多抽頭的？信號是從電路板輸出還是留在相同的電路板上？允許的時滯和噪聲裕量是多少？作為信號完整性設計的通用準則，轉換速度越慢，信號完整性越好。 在新型 FPGA 可編程技術或者用戶定義 ASIC 中，可以找到驅動技術的優(yōu)越性。 在這個設計階段，要從 IC 供貨商那里獲得合適的仿真模型。 預布線 SI 規(guī)劃的基本過程是首先定義輸入?yún)?shù)范圍 ( 驅動幅度、阻抗、跟蹤速度 ) 和可能的拓撲范圍 ( 最小 / 最大長度、短線長度等 ) ，然后運行每一個可能的仿真組合，分析時序和 SI 仿真結果，最后找到可以接受的數(shù)值范圍。對多數(shù)用戶而言，時序信息實際上比 SI 結果更為重要，互連仿真的結果可以改變布線，從而調整信號通路的時序。 在其它應用中，這個過程可以用來確定與系統(tǒng)時序指針不兼容的引腳或者器件的布局?！ ‖F(xiàn)在，采用 SI 仿真引擎，完全可以仿真高速數(shù)字 PCB( 甚至是多板系統(tǒng) ) ，自動屏蔽 SI 問題并生成精確的“引腳到引腳”延遲參數(shù)。 采取上述措施可以確保電路板的 SI 設計品質，在電路板裝配完成之后，仍然有必要將電路板放在測試平臺上，利用示波器或者 TDR( 時域反射計 ) 測量，將真實電路板和仿真預期結果進行比較。 關于模型選擇的文章很多，進行靜態(tài)時序驗證的工程師們可能已經(jīng)注意到，盡管從器件數(shù)據(jù)表可以獲得所有的數(shù)據(jù)，要建立一個模型仍然很困難。 目前，業(yè)界也在關注一種 SI 器件技術，其中許多技術包含設計好的端接裝置 ( 比如 LVDS) 和自動可編程輸出強度控制和動態(tài)自動端接功能，采用這些技術的設計可以獲得優(yōu)良的 SI 品質，但是，大多數(shù)技術與標準的 CMOS 或者 TTL 邏輯電路差別太大，與現(xiàn)有仿真模型的配合不大好。
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