電子設(shè)計(jì)基礎(chǔ)-計(jì)時(shí)秒表設(shè)計(jì)-預(yù)覽頁(yè)
【正文】 出并顯示?？梢苑謩e在計(jì)數(shù)器和數(shù)據(jù)存儲(chǔ)器的輸出加一個(gè) 74LS373， 74LS373 有一個(gè)特點(diǎn)就是：當(dāng)使能端關(guān)閉之后，輸出為高電平且呈現(xiàn)高阻狀態(tài)。 J1 連通 Vcc 的時(shí)候，時(shí)鐘源信號(hào)傳輸給 74LS161（四位二進(jìn)制加法計(jì)數(shù)器），初值為 0000，時(shí)鐘源每提供一個(gè)方波信號(hào)， 74LS161計(jì)數(shù)加 1，當(dāng) 74LS161 的輸出值為 1001 時(shí)，經(jīng)四位與非門(mén)，向 74LS161的置數(shù)端口提供低電平，而 74LS161 重新置數(shù)為 0000。 由于設(shè)計(jì)題目是計(jì)時(shí)秒表的設(shè)計(jì)，所以需要對(duì)二進(jìn)制計(jì)數(shù)器提供1Hz 的脈沖，在此方案中采用一個(gè)時(shí)鐘源，為二進(jìn)制計(jì)數(shù)器提供脈沖， 使二進(jìn)制計(jì)數(shù)器 1s 計(jì)時(shí)增加一次。 將二進(jìn)制計(jì)數(shù)器的輸出端口連接到存儲(chǔ)器的輸入端口。 對(duì)于設(shè)計(jì)要求，當(dāng)按下停止鍵的時(shí)候，記錄一組數(shù)據(jù)，計(jì)時(shí)仍在繼續(xù)，當(dāng)再次按下停止鍵的時(shí)候，停止計(jì)時(shí)，存儲(chǔ)的數(shù)據(jù)不變，這就 要求剛開(kāi)始的時(shí)候， 74LS194 的時(shí)鐘輸入為低電平，當(dāng)按鍵按第一次的時(shí)候， 上升沿到來(lái)， 74LS194 就會(huì)存儲(chǔ)一組數(shù)據(jù)；當(dāng)?shù)诙伟存I之后，下降沿到來(lái)，或者保持高電平，這樣，就不會(huì)影響到存儲(chǔ)的數(shù)據(jù)。這個(gè)課程設(shè)計(jì)課我還不是很熟悉，第一次做難免會(huì)感到陌生，而且對(duì)很多基本的東西都不是很清楚，在一定程度上影響了我們的課程設(shè) 計(jì)的質(zhì)量，希望能在以后的時(shí)間里認(rèn)真學(xué)習(xí)好這些基礎(chǔ)的東西
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