【正文】 除剩余邏輯，確保盡可能有效地使用器件的邏輯資源，還可設(shè)計(jì)方案中沒(méi)用的邏輯。 Fitter的報(bào)告文件提供詳細(xì)信息一說(shuō)明設(shè)計(jì)的定時(shí)要求是如何實(shí)現(xiàn)的。 （ 5）多器件劃分 如果一個(gè)設(shè)計(jì)文件較大，一個(gè)器件放不下的話，可以自動(dòng)或由用戶控制將一個(gè)大的設(shè)計(jì)文件劃分成幾個(gè)小文件，裝人多個(gè)器件中。 ? Ve rilog接口 建立與 VerilogXL仿真器一起使用的 Verilog網(wǎng)表。使用工業(yè)標(biāo)準(zhǔn)的其他編程設(shè)備也可對(duì)器件編程。 Simulation可分為三種仿真，即邏輯特性 (Functional)仿真、時(shí)延特性 (Timing)仿真和鏈接 (Linked)仿真，仿真器利用編譯器產(chǎn)生的數(shù)據(jù)文件工作。 MAX+PLUS II的仿真具有很強(qiáng)的靈活性，可以控制對(duì)單器件或多器件設(shè)計(jì)的仿真，仿真器使用編譯期間生產(chǎn)的二進(jìn)制仿真網(wǎng)表進(jìn)行功能和定時(shí)的仿真，或把組和連接起來(lái)的多個(gè)器件作為一個(gè)設(shè)計(jì)進(jìn)行仿真。 MAX+PLUS II的設(shè)計(jì)輸入工具與 Timing Analyzer集成在一起，這樣只需簡(jiǎn)單地將設(shè)計(jì)中的起點(diǎn)和終端加上標(biāo)志即可確定最短與最長(zhǎng)的傳播延時(shí)。 設(shè)計(jì)輸入 項(xiàng)目編譯 設(shè)計(jì)仿真 器件編程 系統(tǒng)測(cè)試 設(shè)計(jì)修改 電子密碼鎖設(shè)計(jì) 9 （ 2）編譯 主要完成器件的選擇及適配，邏輯的綜合及器件的裝入，延時(shí)信息的提取。 以上各步如果出現(xiàn)錯(cuò)誤的現(xiàn)象，則需重新回到設(shè)計(jì)輸入階段，改成錯(cuò)誤輸入或調(diào)整電路并重上述過(guò)程?，F(xiàn)在， VHDL 已成為一個(gè)數(shù)字電路和系統(tǒng)的描述、建模、綜合的工業(yè)標(biāo)準(zhǔn)，在電子產(chǎn)業(yè)界，無(wú)論是 ASIC 設(shè)計(jì)人員，還是系統(tǒng)級(jí)設(shè)計(jì)人員，都需要學(xué)習(xí) VHDL 來(lái)提高他們的工作效率。 電子密碼鎖設(shè)計(jì) 10 2. 程序包（ Package） 程序包是用來(lái)單純羅列 VHDL 語(yǔ)言中所要用到的信號(hào)定義、常數(shù)定義、數(shù)據(jù)類型、元件語(yǔ)句、函數(shù)定義和過(guò)程定義等，它是一個(gè)可編譯的設(shè)計(jì)單元，也是庫(kù)結(jié)構(gòu)中的一個(gè)層次。在 VHDL 語(yǔ)言中，庫(kù)的說(shuō)明總是放在設(shè)計(jì)單元的最前面： LIBRARY 庫(kù)名； 這樣，在設(shè)計(jì)單元內(nèi)的語(yǔ)句就 可以使用庫(kù)中的數(shù)據(jù)。用戶自建的庫(kù)即為設(shè)計(jì)文件所在目錄，庫(kù)名與目錄名的對(duì)應(yīng)關(guān)系可在編譯軟件中指定。 實(shí)體中定義了該設(shè)計(jì)所需的輸入 /輸出信號(hào)，信號(hào)的輸入 /輸出類型被稱為端口模式，同時(shí)實(shí)體中還定義他們的數(shù)據(jù)類型。 電子密碼鎖設(shè)計(jì) 11 一個(gè)完整的、能被綜合實(shí)現(xiàn)的 VHDL 設(shè)計(jì)必須有一個(gè)實(shí)體和對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可以對(duì)應(yīng)一個(gè)或多個(gè)結(jié)構(gòu)體，由于結(jié)構(gòu)體是對(duì)實(shí)體功能的具體描述，因此它一定要跟在實(shí)體的后面，通常先編譯實(shí)體后才能對(duì)結(jié)構(gòu)體進(jìn)行編譯。任意一個(gè)組合邏輯都可以用“與 — 或”表達(dá)式來(lái)描述，所以該“與或陣列”結(jié)構(gòu)能實(shí)現(xiàn)大量的組合邏輯功能）。幾乎所有應(yīng)用門陣列、 PLD 和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 FPGA。 1987年底， VHDL被 IEEE ( The Institute of Electrical and Electronics Engineers)和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言?，F(xiàn)在， VHDL作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件、一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部和內(nèi)部?jī)蓚€(gè)基本點(diǎn)部分，其中外部為可見(jiàn)部分，即系統(tǒng)的端口，而內(nèi)部則是不可視部分，即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。 VHDL 語(yǔ)言可以支持自上至下和基于庫(kù)的設(shè)計(jì) 法，而且還支持同步電路、異步電路及其他隨機(jī)電路的設(shè)計(jì)。在用 VHDL 語(yǔ)言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒(méi)有嵌入與工藝有關(guān)的信息。按鍵輸入信號(hào)，若被按下的是數(shù)字鍵 ,則解碼成相應(yīng)的 BCD 碼，若被按下的是功能鍵，則解碼成 4 位二進(jìn)制的碼字，由密碼鎖控制電路作相應(yīng)的動(dòng)作。輸入四位密碼后，按下激活電鎖鍵，則將所輸入的四位設(shè)置為電鎖密碼。由于設(shè)計(jì)的是 4位數(shù)的數(shù)字密碼鎖 , 一位十進(jìn)制數(shù)需要 4 個(gè)二進(jìn)制位表示 , 所以寄存器必須是 16 位的。 鍵盤電路的工作原理是通過(guò)行線送入掃描信號(hào)，然后從列線讀取狀態(tài)判斷是否有按鍵按下。假設(shè)現(xiàn)在掃描信號(hào)為 1101，即掃描 “4” 、 “5” 、 “ 6” 這一排按鍵，如果這排當(dāng)中沒(méi)有按鍵被按下的話，則列掃 描信號(hào) KX2KXO 讀出的值為 111；反之，當(dāng) “6” 按鍵被按下時(shí)則由 KX2KXO 讀出的值為 110,其它依次類推。本設(shè)計(jì)中采用延時(shí)的軟件方法消除抖動(dòng) ,若采樣信號(hào)檢測(cè)到輸入由 “1” 變到 “0” 或由“0” 變?yōu)?“1”, 先延時(shí) 2 個(gè)周期 ,仍舊檢測(cè)到是 “0” 或 “1”, 則說(shuō)明按鍵狀態(tài)確實(shí)發(fā)生了變化 ,否則當(dāng)作抖動(dòng)處理 ,不予理會(huì)。 （ 4）按鍵數(shù)據(jù)緩沖器 按鍵數(shù)據(jù)緩沖器將整個(gè)鍵盤掃描完畢后的結(jié)果記錄下來(lái)，防止后面所得的數(shù)據(jù)覆蓋前面掃描得到的數(shù)據(jù)。掃描停留在每個(gè)狀態(tài)的時(shí)間大約為 10ms。 密碼鎖存器 是一個(gè) 16位的寄存器，負(fù)責(zé)保存密碼。 輸入四位密碼后 ,按下激活電鎖鍵 ,則將所輸入的四位設(shè)置為電鎖密碼 。用記算器 C1 的輸出又作為 多路選通器 位選線 , 當(dāng)輸入到 掃描信號(hào)發(fā)生器中 的 4 位二進(jìn)制密碼與 按鍵數(shù)據(jù)緩沖器 中設(shè)定的 4 位二進(jìn)制密碼完全相同 , 比較結(jié)束 , 位數(shù)比較器輸出 M= 1 ,這時(shí) ,如果按開(kāi)鎖按鍵 TRY = 1 ,密碼鎖就會(huì)打開(kāi) OPEN= 1 ,如果開(kāi)鎖時(shí)三次密碼輸入不對(duì) ,則報(bào)警。從 12MHZ 的全局時(shí)鐘得到 10HZ 的時(shí)鐘，進(jìn)行 120210 倍的分頻。 DATA_N 為數(shù)據(jù)鍵數(shù)據(jù)， DATA_F 為功能鍵數(shù)據(jù)， CLK 為時(shí)鐘信號(hào)， FLAG_N 為數(shù)據(jù)鍵數(shù)據(jù)標(biāo)志，F(xiàn)LAG_F 為功能鍵數(shù)據(jù)標(biāo)志， ENLOCK 為開(kāi)鎖信號(hào)， DATA_BCD 為輸出信號(hào)。 ENTITY disp_buf IS PORT( clk :IN STD_LOGIC。 地址輸入 sdata :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE rtl OF disp_buf IS BEGIN 同步加載寄存器 電子密碼鎖設(shè)計(jì) 22 PROCESS(clk) BEGIN IF(clk39。139。)THEN 串行加載 CASE addr IS WHEN 0000= dataout(3 DOWNTO 0)=sdata。 WHEN OTHERS= dataout(3 DOWNTO 0)=sdata。 END PROCESS。其中 CLK 為全局時(shí)鐘， LD為同步加載使能信號(hào)，DATA 為并行加載數(shù)據(jù)， DATAOUT 為寄存器輸出， ADDR 為單 LED 管數(shù)據(jù)寫 入的地址， SDATA 為單 LED 管數(shù)據(jù)寫入的數(shù)據(jù)， WR為寫入信號(hào)。 ENTITY ledmux IS PORT( datain :IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 ARCHITECTURE rtl OF ledmux IS BEGIN 多路選通器 PROCESS(datain,ledaddr) BEGIN CASE ledaddr IS WHEN0000=dataout=datain(3 DOWNTO 0)。 WHEN OTHERS=null。 波形 圖 45如下： 圖 45 多路選通器（ MUX）的外部接口如上圖所示。 （ 3）時(shí)鐘發(fā)生器 圖 46 時(shí)鐘發(fā)生器的程序源代碼 LIBRARY IEEE。 ENTITY led_clk_gen IS PORT(clk_4M :IN STD_LOGIC。 SIGNAL CLK_DISPLAY,CLK_KEYBOARD:STD_LOGIC_VECTOR(1 DOWNTO 0)。 BEGIN PROCESS(CLK_4M) BEGIN IF CLK_4M39。 END IF。 產(chǎn)生鍵盤的掃描信號(hào) CLK_DISPLAY=Q(5 DOWNTO 4)。 END rtl。 （ 4）掃描信號(hào)發(fā)生器 圖 48 掃描信號(hào)發(fā)生器的程序源代碼 LIBRARY IEEE。 掃描時(shí)鐘，周期 300HZ ledaddr :OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN 電子密碼鎖設(shè)計(jì) 27 計(jì)數(shù)器進(jìn)程 PROCESS(clk_scan) BEGIN IF(clk_scan39。high) THEN t=0。 END PROCESS。 WHEN 2=ledsel=0100。 END PROCESS。 （ 5）顯示模塊 圖 410 顯示模塊的程序源代碼 LIBRARY IEEE。 譯碼輸出 END decoder7。 when 0001=dout=0110000。 when 0101=dout=1011011。 when 1001=dout=1111011。 end rtl。所以 4 個(gè)數(shù)碼管就需要 16 位的存儲(chǔ)器。該顯示電路的工作過(guò)程如下 :寄存器所存儲(chǔ)的數(shù)據(jù)經(jīng)由數(shù)據(jù)選擇器送到譯碼電路 , 將其轉(zhuǎn)換成七段顯示器的顯示碼 , 轉(zhuǎn)送到七段顯示器 , 數(shù)據(jù)選擇與顯示管選擇必須同步。該密碼鎖具有密碼輸入、密碼清除、密碼激活、電鎖解除和密碼更改等功能 ,用一片復(fù)雜可編程邏輯芯片 CPLD/FPGA 實(shí)現(xiàn)，實(shí)現(xiàn)了所謂的片上系統(tǒng)，可以極大減少其它分立元件或其它芯片的使用， 有效地縮小了線路板面積，增加了系統(tǒng)的可靠性，大大縮短了系統(tǒng)開(kāi)發(fā)的周期。 缺點(diǎn)： 由于輸入模塊采用的是機(jī)械式鍵盤，其可靠性不是太高，并且在很大程度上影響了其功能的擴(kuò)展。 本次課題的基于 CPLD/FPGA 電子密碼鎖 的設(shè)計(jì) 使用 MAX+PLUSⅡ 軟件和 VHDL語(yǔ)言設(shè)計(jì)電路，思路簡(jiǎn)單，功能明了；不僅可以進(jìn)行邏輯仿真，還可以進(jìn)行時(shí)序仿真；使用 PLD 器件不僅省去了電路制作的麻煩，還可以反復(fù)多次進(jìn)行硬件實(shí) 驗(yàn)，電子密碼鎖設(shè)計(jì) 32 非常方便地修改設(shè)計(jì)，且設(shè)計(jì)的電路保密性很強(qiáng)。 （ 4）激活電鎖：按下此鍵可將密碼鎖上鎖。 李 老師平日里工作繁多，但在我做畢業(yè)設(shè)計(jì)的每個(gè)階段，從 開(kāi)題報(bào)告 到查閱資料，設(shè)計(jì)草案的確定和修改，中期檢查，等整個(gè)過(guò)程中都給予了我悉心的指導(dǎo)。如果沒(méi)有 他 們的努力工作，此次設(shè)計(jì)的完成將變得非常困