【正文】 416 與 FPGA接口圖 (2) 與 ADC0809 接口設(shè)計(jì) ADC0809 芯片 [10]是非常常用的模數(shù)采集芯片。其數(shù)據(jù)傳送采用 UART 串口傳輸方式，故可直接與 FPGA 通訊。 EOC 為狀態(tài)信號(hào)，低電平表示轉(zhuǎn)換結(jié)束。實(shí)現(xiàn) FPGA與 SED1520 數(shù)據(jù)連接關(guān)鍵在于如何將數(shù)據(jù)存入存儲(chǔ)器。 PS 方式則是指由外部計(jì)算機(jī)或控制器配置過(guò)程，通常是通過(guò)加強(qiáng)型配置器件 (EPCI6， EPC8 等 )來(lái)完成，但是這種配置方式成本較高，并且電路也較為復(fù)雜，在此并不在選擇范圍之內(nèi)。一般在即使程序仿真正確后，燒寫(xiě)到芯片里面也未必能出來(lái)正確的結(jié)果，有了在線調(diào)試功能，就可以在修改的過(guò)程中觀察相應(yīng)的結(jié)果變化。 8 圖 JTAG配置電路 （ 5） RS232 接口電路設(shè)計(jì) 采用 RS232 串行通信標(biāo)準(zhǔn) [12]實(shí)現(xiàn)接收上位機(jī)的控制數(shù)據(jù)包，實(shí)現(xiàn)上位機(jī)與 FPGA通訊。 (515)v 之間，數(shù)據(jù)信號(hào)的邏輯電平“ l電平必須低于 3V，邏輯電平“ 0”必須高于 +3V。 為電路其他部分的通用電壓（ RS232 除外）。并按照要求制作了 PCB 板，手工制作出了完整的硬件電路。 Quartus II 的設(shè)計(jì)輸入方法有很多種，可以靈活的運(yùn)用，主要方法有三種，簡(jiǎn)要介紹如下：第一種方法就是原理圖輸入法，這種方法是最為直接的方法，由用 Quartus II 提供的各種原理圖庫(kù)進(jìn)行設(shè)計(jì)輸入。第二種方法就是硬件描述語(yǔ)言輸入： Quartus II 支持多種硬件描述。第三種方法網(wǎng)表輸入：對(duì)在其它軟件系統(tǒng)上設(shè)計(jì)的電路，可以采用這種方法，而不必重新進(jìn)行輸入。這樣就可以提高設(shè)計(jì)的速度和整個(gè) FPGA 模塊的準(zhǔn)確度。如圖 所示。在此，我們選擇結(jié)構(gòu)寄存器 1（地址為 01H）。溢出溫度值保存在結(jié)構(gòu)寄存器 2（地址 02H）。 （ 5）當(dāng)上述步驟完成后，視為一次采樣終止， FPGA 將 AD7416 所有狀態(tài)字賦邏輯態(tài)“ 0”，初始化傳感器，等待下一次采樣開(kāi)始。 圖 AD7416 的功能模塊 SDA SCL 圖 AD7416 的內(nèi)部寄存器結(jié)構(gòu)圖 地址指針寄存器（為讀 /寫(xiě)操作選 擇數(shù)據(jù)寄存器） 溫度值寄存器 （地址 00h） 結(jié)構(gòu)寄存器（地址） 01h） THYST 設(shè)定值 寄存器（地址 02h） TOTI 設(shè)定值 寄存器（地址 03h） ADC 寄存器 2 （地址 04h） 結(jié)構(gòu)寄存器（地址 05h） 串行總線接口 地址 數(shù)據(jù) 13 圖 中，除了溫度寄存器只讀，其他寄存器進(jìn)行可讀寫(xiě)操作。 I2C 總線只有兩根雙向信號(hào)線。連到總線上的任一器件輸出的低電平，都將使總線的信號(hào)變低，即各器件的 SDA 及 SCL 都是線 “ 與 ” 關(guān)系。 SCL 線為高電平期間， SDA 線由高電平向低電平的變化表示起始信號(hào)； SCL 線為高電平期間， SDA 線由低電平向高電平的變化表示終止信號(hào)。 連接到 I2C 總線上的器件，若具有 I2C 總線的硬件接口，則很容易檢測(cè)到起始和終止信號(hào)。這個(gè)信號(hào)是由 對(duì)從機(jī)的 “ 非應(yīng)答 ” 來(lái)實(shí)現(xiàn)的。在起始信號(hào)后必須傳送一個(gè)從機(jī)的地址（ 7 位），第 8 位是數(shù)據(jù)的傳送方向位（ R/），用 “0” 表示主機(jī)發(fā)送數(shù)據(jù)（ T）， “1” 表示主機(jī)接收數(shù)據(jù)（ R）。 S 從機(jī)地址 O A 數(shù) 據(jù) A 數(shù) 據(jù) A|A P 圖 典型的 I2C通信數(shù)據(jù)幀 “ 0” 表示數(shù)據(jù)由主機(jī)向從機(jī)傳送， “ 1” 則表示數(shù)據(jù)由從機(jī)向主機(jī)傳送。并且要嚴(yán)格的按照 I2C 協(xié)議給出SCL 信號(hào)，以保證整個(gè)通信過(guò)程準(zhǔn)確無(wú)誤。按照分析結(jié)果，溫度采集模塊由兩部分組成： AD7416 控制模塊和 I2C 通信模塊。 nReset : in std_logic。 output signals cmd_ack : out std_logic。 SDA : inout std_logic )。 Dout : out std_logic_vector(9 downto 0)。 no correct ack received SCL : inout std_logic。 ADC0809電壓采樣模塊 由第二節(jié)分析我們知道 ADC0809 采樣原理比較 簡(jiǎn)單：首先我們給出一個(gè)有效的START 信號(hào)（高電平），隨后狀態(tài)信號(hào) EOC 隨即變成低電平。下圖是 ADC0809 的采樣狀態(tài)圖。 when st2= IF(EOC=39。 END IF。 17 END CASE。因此 ADC0809 在與 FPGA 通信時(shí)，無(wú)需再對(duì) IO 口進(jìn)行編程，它的數(shù)據(jù)總線可以直接與 FPGA 的 IO 口連接，進(jìn)行數(shù)據(jù)交換。 LCD12232 由兩片 SED1520 芯片通過(guò)主從方式控制。 指令代碼（ 2 進(jìn)制） 代碼功能 格 式 1 1 1 0 0 0 1 0 復(fù)位 1 0 1 0 0 1 0 0 中斷休眠 1 0 1 0 1 0 0 X 占空比設(shè)置 1 0 1 0 0 0 0 1 AC 顯示 1 1 0 L4 L3 L2 L1 L0 起始行設(shè)置 1 0 1 0 1 1 1 X 顯示開(kāi)關(guān) 1 0 1 1 1 1 P1 P0 頁(yè)地址選擇 0 C6 C5 C4 C3 C2 C1 C0 列地址選擇 表 SED1520 指令集 對(duì)于占空比設(shè)置，當(dāng) X=1 時(shí)，為 1/16，當(dāng) X=0 時(shí)為 1/32。在使用時(shí)，只需將填入指定地址即可。字符點(diǎn)陣液晶的顯示原理非常簡(jiǎn)單，即當(dāng)顯示屏上某一點(diǎn)所對(duì)應(yīng)寄存器值為邏輯值“ 1”時(shí)，該點(diǎn)就顯示。也就是說(shuō)，它采用的是自頂 18 向下的顯示方法。 SED1520 的讀寫(xiě)時(shí)序如下圖所示： 圖 SED1520 的讀寫(xiě)時(shí)序 通過(guò) FPGA控制 SED1520顯示芯片的步驟如下： （ 1）初始化顯示屏，設(shè)置占空比為 1/32，采用順時(shí)針（ AC）顯示模式，打開(kāi)顯示開(kāi)關(guān)，設(shè)定初始頁(yè)地址與列地址。在這里需要指出的是， LCD12232每半屏只有 61列，因此為了顯示的美觀，我們需要精確的確定每個(gè)字符的大小。 ADC0809 : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Reset : OUT STD_LOGIC。 串口通信模塊 異步串行 通信 要求的傳輸線少，可靠性高，傳輸距離遠(yuǎn)，被廣泛應(yīng)用于微機(jī)和外設(shè)的數(shù)據(jù) 交換 。但所有的 UART 芯片都存在引腳較多、體積較大、與其他器件的接口較為復(fù)雜等缺點(diǎn)，從而會(huì)使設(shè)計(jì)的成本和難度增加。適用于各種 EIA232C通信接口。故在一般情況下， RS232 只適用于短距離通信。 UART 的工作流程可以分為接收過(guò)程和發(fā)送過(guò)程兩部分。其次，移位寄存器在波特率始終的驅(qū)動(dòng)下工作，不斷讀取 RS232 串行總線的輸入數(shù)據(jù)，并且將數(shù)據(jù)保存在內(nèi)部的寄存器內(nèi)。另外還有一條接地線。因此，異步通訊簡(jiǎn)單、靈活，對(duì)同步時(shí)鐘要求可低些。根據(jù)串行通信的協(xié)議，發(fā)送串行數(shù)據(jù)一般是： 1個(gè)起始位， 1個(gè)數(shù)據(jù)位， 1個(gè)或多個(gè)停止位，這樣，發(fā)送起始位以后表明傳輸開(kāi)始。 CLR : IN STD_LOGIC。 DISPLAY : OUT STD_LOGIC_VECTOR(7 downto 0)BUFFER )。 本章小結(jié) 在硬件設(shè)計(jì)完成后，我們完成了軟件部分代碼的編寫(xiě)。在這里用到的調(diào)試工具為 Altera 公司自己推出的 Quartus II，該軟件集 FPGA 設(shè)計(jì)，仿真，調(diào)試于一體。在本次設(shè)計(jì)中我們采用傳統(tǒng)的波形輸入法對(duì)系統(tǒng)各模塊，包括頂層模塊進(jìn)行仿真。 圖 溫度控制模塊 仿真結(jié)果如下圖所示： 圖 溫度控制模塊仿真結(jié)果 23 如 圖所示， clk_sys 為系統(tǒng)時(shí)鐘， DOUT 為測(cè)試輸出，在程序內(nèi)我們給定 DOUT 的固定測(cè)試值 00110101； nRESET 為系統(tǒng)復(fù)位信號(hào)，低電平有效，在仿真時(shí)，我們給定高電平，確保系統(tǒng)一直工作。將程序下載到開(kāi)發(fā)板，開(kāi)發(fā)板正常工作，有輸出，可 以得到相應(yīng)的溫度值。 圖 ADC0809 模塊 仿真結(jié)果如下圖所示： 圖 ADC0809 仿真結(jié)果 由仿真圖形我們可以看到： CLK 為系統(tǒng)時(shí)鐘， AD_CLK 為 ADC0809 工作時(shí)序， ADDA為輸出（此時(shí)并未采樣，因而輸出結(jié)果為 0）， EN、 EOC 均為 1，表示其工作狀態(tài)正常。這與 ADC0809 的采樣周期相同，說(shuō)明仿真結(jié)果正確。 顯示模塊仿真與調(diào)試結(jié)果 將 節(jié)所設(shè)計(jì)的模塊代碼通過(guò) Quartus II 軟件進(jìn)行編譯，順利通過(guò)編譯后生成模塊圖。 AO 是指令數(shù)據(jù)選擇信號(hào)。緊接著， A0 跳轉(zhuǎn)為高電平， FPGA 向 SED1520發(fā)送數(shù)據(jù) FF，使相應(yīng)的顯示寄存器顯示。模塊圖如圖 所示。 但是非常遺憾的在 LCD12232 顯示模塊，由于 LCD12232以及作者水平限制，無(wú)法同時(shí)顯示溫度，電壓，串口通信的結(jié)果。 最后我們將設(shè)計(jì)好的頂層綜合編譯，通過(guò)下載器下載到目標(biāo)板上，經(jīng)測(cè)試表明，本次設(shè)計(jì)所設(shè)定的要求基本得以實(shí)現(xiàn)。這也是作者今后將努力研究的方向。通過(guò)前面硬件電路設(shè)計(jì)做出的電路板并焊好相應(yīng)的芯片與元器件，得到的系統(tǒng)版實(shí)物圖如下圖所示： 圖 系統(tǒng)板實(shí)物圖 焊好電路板以后，利用研發(fā)室相關(guān)的儀器對(duì)信號(hào)電路進(jìn)行相應(yīng)的測(cè)試，主要利用的儀器有示波器，數(shù)字萬(wàn)用表， ACDC7V 穩(wěn)壓電源等。利用數(shù)字示波器監(jiān)測(cè) 50MHz 晶振源的輸出是否正常。在系統(tǒng)各項(xiàng)硬件檢查無(wú)誤后，編寫(xiě)簡(jiǎn)易的系統(tǒng)檢測(cè)代碼，檢查 FPGA 芯片是否能夠正常工作。 FPGA 的優(yōu)點(diǎn)就是更改程序代碼后可以實(shí)時(shí)地下載給 FPGA 觀察運(yùn)行情況。由于系統(tǒng) PCB 板鋪設(shè)了大量的銅箔用來(lái)接地（以減小電源 EMI 對(duì)芯片影響），銅箔是熱的良導(dǎo)體，因此 PCB 板的溫度低于室溫。將仿真好的程序代碼文件下載到 FPGA,將萬(wàn)用表接到電位器有效端，調(diào)節(jié)電位器，觀察萬(wàn)用表測(cè)量值與系統(tǒng)采樣值是否相同。 在完成硬件及軟件的設(shè)計(jì)和調(diào)試之后，本節(jié)介紹了最后系統(tǒng)的實(shí)現(xiàn)，并完成實(shí)際的應(yīng)用和測(cè)量，得出了相應(yīng)的數(shù)據(jù)采集結(jié)果，最后對(duì)采集的結(jié)果進(jìn)行了詳細(xì)的分析。仿真通過(guò)后，經(jīng)過(guò)實(shí)際的調(diào)研，器件的選擇，電路的規(guī)劃，硬件電路的設(shè)計(jì)最后到制板，焊接電路。 (2) 采用 FPGA 作為主控芯片，滿足了設(shè)計(jì)之初所想要達(dá)到的低成本，高性能和小型化的目的。這表明我們的設(shè)計(jì)還存在著缺陷，還有更多的工作需要在本次論文外完成。雖然系統(tǒng)的功能已經(jīng)初步實(shí)現(xiàn)，但是不可否認(rèn)的是，本次設(shè)計(jì)的成品與最初的咪表尚還存 31 在一定的差距。 本次設(shè)計(jì)，基于 FPGA 的采集系統(tǒng)控制，針對(duì)系統(tǒng)內(nèi)外不同的對(duì)象同時(shí)進(jìn)行監(jiān)控，兼顧了系統(tǒng)的內(nèi)在與外在因素，并且能夠?qū)崿F(xiàn)與 PC 的通訊。因此本次設(shè)計(jì)存在著相當(dāng)?shù)那熬啊? 在這里首先 我 要感謝我的導(dǎo)師 柴明鋼 老師。 其次 我 要感謝 我在校外的指導(dǎo)老師劉招蒙工程師，感謝他在硬件電路設(shè)計(jì)制作及分析上給我的幫助。