【正文】 感的形狀。 GaAs 工藝中的襯底電阻率很高，是一個(gè)良好的絕緣體，同時(shí)其頂層金屬通過鍍金而獲得很高的電導(dǎo)率，所以 GaAs 工藝可以提供品質(zhì)因數(shù)適中的螺旋電感，其 Q 值在 20 左右。 接地平面與襯底隔離。 自從在硅襯底上實(shí)現(xiàn)了螺旋電感以后，研究者在提高電感的性能方面做了大量的研究，這首先得益于工藝技術(shù)的進(jìn)步。隨著工作頻率的提高，所需電感值減小，使芯片面積減小，這也有利于 RFIC 的低成本優(yōu)勢(shì)?？偟恼f來， CMOS 工藝為 RFIC 提供了性能優(yōu)良的電容，與其它無源器件相比其性能可以認(rèn)為理想。 MOS 電容指的是 CMOS 工藝中晶體管的柵電容，由于柵氧化層厚度很小， MOS 電容的電容密度通常在 25~1 mfF ? 的范圍，比層間金屬 金屬電容大 20210 倍，所以特別適合于大電容的制作。但由于普通的層間電介質(zhì)厚度為 左右，這使電容會(huì)占據(jù)較大的芯片面積。 167。多晶硅電阻的形狀一般做成長(zhǎng)條，在倆端開接觸孔與金屬進(jìn)行連接，接觸孔之間的長(zhǎng)度就是多晶硅電阻的長(zhǎng)度 L。對(duì)于多晶硅電阻，它的阻值由倆個(gè)因素決定：摻雜濃度和多晶電阻的形狀。 1. 半導(dǎo)體擴(kuò)散薄層的方塊電阻 半導(dǎo)體擴(kuò)散薄層的方塊電阻 的電阻 R 正比于導(dǎo)體的長(zhǎng)度 L，反比于導(dǎo)體的截面積 S。 集成電路設(shè)計(jì)流程圖 11 167。 傳統(tǒng)的大規(guī)模數(shù)字電路的設(shè)計(jì)一般采用 自頂向下的設(shè)計(jì)方法，設(shè)計(jì)者先 從整體上規(guī)劃系統(tǒng)的功能和性能，再分解為規(guī)模較小功能簡(jiǎn)單的局部模塊，逐步細(xì)化到物理實(shí)現(xiàn)。 Cadence 軟件支持自頂向下 ( Topdown) 的芯片設(shè)計(jì) ,是業(yè)界廣泛采用的設(shè)計(jì)工具。在設(shè)計(jì)高水平的 CMOS 電路時(shí)，這一點(diǎn)尤為重要。但是這樣卻可以獲得更好的安全系數(shù)或改善可靠性。從而實(shí)現(xiàn)其他規(guī)則隨著線性變化。解決問題的方法一種是使用高級(jí)的 CAD工具，能夠便捷的實(shí)現(xiàn)可兼容工藝問的轉(zhuǎn)換。設(shè)計(jì)規(guī)則規(guī)定了在掩膜板上每個(gè)幾何圖形如何與彼此有關(guān)的另一塊掩膜版上的圖形水平對(duì)準(zhǔn)。而工藝工程師卻希望是一個(gè)高成品率的工藝。 版圖驗(yàn)證包括設(shè)計(jì)規(guī)則檢查 DRC(a designrule checker)、電學(xué)規(guī)則檢查 ERC(a electrics ulechecke r)、版圖參數(shù)提取 LPE(1ayout parameter extraction)、版圖和原理圖對(duì)照檢查 LVS(1ayout vs． schematic)。這是一種廣泛使用在微機(jī)上的交互圖形編輯器。如果按設(shè)計(jì)自動(dòng)化程度來分，可將版圖設(shè)計(jì)方法分成手工設(shè)計(jì)和自動(dòng)設(shè)計(jì) 2大類。 布局時(shí)注意：更改原理圖后一定記得 check and save；完成每個(gè) cell后要?dú)w原點(diǎn)；盡量用最上層金屬接出 PIN；金屬上走過的電壓很大時(shí)，為避免尖角放電，拐角處用斜角，不能走 90度 的直角。 版圖完成：后端數(shù)據(jù)接口處理，確認(rèn)芯片版圖的設(shè)計(jì)和尺寸．落實(shí)相關(guān) Foundry的流片計(jì)劃，確認(rèn)設(shè)計(jì)數(shù)據(jù) (GDSⅡ文件 )大小。少的話就有短路的地方；對(duì)照原理圖。 ERC檢查到短路錯(cuò)誤后，將錯(cuò)誤提示局限在最短的連接通路上。能夠進(jìn)行復(fù)雜的識(shí)別工作，在生成最終送交的圖形之前進(jìn)行檢查。 分層設(shè)計(jì)：按照電路功能劃分整個(gè)電路．對(duì)每個(gè)功能塊進(jìn)行再劃分．每一個(gè)模塊對(duì)應(yīng)一個(gè)單元。了解該芯片的電源線和地線一共有幾組．每組之間各自是如何分布在版圖上的 ?IC工程師要求的工作進(jìn)度與自己預(yù)估的進(jìn)度有哪些出入 ? 全局設(shè)計(jì)：這個(gè)布局圖應(yīng)該和功能框圖或電路圖大體一致．然后根據(jù)模塊的面積大小進(jìn)行調(diào)整。 7 167。 版圖設(shè)計(jì)軟件通常為 Cadence．它是一個(gè)大型的 EDA軟件。 集成電路版圖設(shè)計(jì)是集成電路從電路拓?fù)涞诫娐沸酒囊粋€(gè)重要的設(shè)計(jì)過程．它需要設(shè)計(jì)者具有電路及電子元件的工作原理與工藝制造方面的基礎(chǔ)知．還需要設(shè)計(jì)者熟練運(yùn)用繪圖軟件對(duì)電路進(jìn)行合理的布局規(guī)劃．設(shè)計(jì) 出最大程度體現(xiàn)高性能、低功耗、低成本、能實(shí)際可靠工作的芯片版圖。 布線 ： 完成模塊間的互連，并進(jìn)一步優(yōu)化布線結(jié)果。在整個(gè)設(shè)計(jì)過程中，版圖 (1ayout)設(shè)計(jì)或者稱作物理設(shè)計(jì) (physical design)是其中重要的一環(huán)。 6 第二章 集成電路版圖設(shè)計(jì)方法與技巧 167。 LNA向超低噪聲、低功耗、低電壓、單電源、高增益、高可靠性、高線性度、 單片集成等方向發(fā)展。主要原因在于 InP材料基片上可生 長(zhǎng)出遷移率比 GaAs和 GeSi等材料更高的 InGaAs女 39。 HBT的高頻噪聲比高電子遷移率 晶體管 HEMT要差，這是因?yàn)樵?HEM限中噪聲源之間的相關(guān)系數(shù)抵消了各個(gè)噪聲源對(duì)總噪 5 聲的貢獻(xiàn)。 HEMT不僅具有比 MEsFET更低的噪聲，而且具有優(yōu)異的功率性能。但是 si基材料的電子遷移率 Lt； Gahs基低，同時(shí) Si基寄生電阻與寄生電容比 GaAs基大，因此 Si基材料器件的特征頻率較 GaAs基 MESFET、 HEMT{氐，因而 si基 MOsFET或 si基 BJT器 件的噪聲系數(shù)較高，且不適用制作高頻電路；而且體 si基襯底較低的電阻率使得制作可集成的無源元件 (例如高 Q值的電感 )很困難，這就限制了 si基材料在高頻電路中的應(yīng)用。低噪聲放大器在任何微波接收系統(tǒng)中都處于前端位置，由于微波系統(tǒng)的噪聲系數(shù)基本上都取決于前級(jí)放大器的噪聲系數(shù)，因此，低噪聲放大器決定了整機(jī)接牧靈敏度和噪聲性能。 MMIC 已迅速成為微波技術(shù)領(lǐng)域的重點(diǎn)研究與發(fā)展方向。 167。因此， 更確切的名稱是微波混合集成電路，通常稱為微波集成電路。微波固體有源器件包括肖特 基勢(shì)壘混頻二極管，開關(guān)用的 PIN管，用于倍頻及參量放大的變?nèi)莨?，?fù) 擔(dān)振蕩 用的耿氏二極管，雪崩二極管，三極管類包括雙極型平面三極管和場(chǎng)效應(yīng)管；平 面?zhèn)鬏斁€主要是微帶線，同時(shí)配合使用槽線與平面線。 1． 1 微波集成電路的發(fā)展歷史和發(fā)展背景 集成電路從 60年 代開始，經(jīng)歷了小規(guī)模集成，中規(guī)模集成，大規(guī)模集成，到目前的超大規(guī)模集成。集成電路版圖設(shè)計(jì)是把設(shè)計(jì)思想轉(zhuǎn)化為設(shè)計(jì)圖紙的過程，包括數(shù)字電路和模擬電路設(shè)計(jì)。 28 致謝 版圖的設(shè)計(jì) 電路結(jié)構(gòu) 版圖設(shè)計(jì)中的匹配 對(duì)稱性設(shè)計(jì) 13 167。 12 167。 CMOS 工藝中的電感 6 167。 集成電路版圖設(shè)計(jì) 6 167。 4 第二章 集成電路版圖設(shè)計(jì)方法與技巧 3 167。 6 167。 版圖設(shè)計(jì)過程 布局時(shí)注意事項(xiàng) CMOS 工藝中的原器件 CMOS 工藝中的電容 11 167。 噪聲處理 13 167。 14 167。 15 167。 20 167。 30 1 摘 要 集成電路版圖設(shè)計(jì)是一個(gè)非常新的領(lǐng)域，雖然掩膜設(shè)計(jì)已經(jīng)有 30多年的歷史，但直到最近才成為一種職業(yè)。 關(guān)鍵詞：集成電路、版圖、低噪聲放大器 2 Abstract Integrated circuit layout design is a very new field, although mask design has 30 years of history, but until recently bee a professional. Integrated circuit layout design is the design ideas into the process of design drawing, including digital circuit and analog circuit design. Based on analog circuits, discusses the layout design process, the method and how to reasonable layout, through the design of high performance, low power consumption,lowcost,practicalandreliableworkchiplayout. Low noise amplifier in any rf receive system located in front of the system, the system of rf receive rx sensitivity and the noise performance of a high low noise amplifier, the design and development of the key is developed with low noise high gain active ponents. Keywords: integrated circuits, layout, low noise amplifier 3 第一章 緒論 167。 在 60年代，微波領(lǐng)域有兩個(gè)較大的技術(shù)變革，一是研制了許多微波固體有 源器件；二是微波平面?zhèn)鬏斁€的深入研究與實(shí)用化。低頻集 成電路是把有源、無源器