【正文】 答辯委員會主任（簽名）： 年 月 日 學院學位分委員會意見 成績： 學 位 分 委 員 會 主 任 （ 簽 名 ）： （公章） 25 年 月 日 注：成績按優(yōu)、良、中、合格、不合格五級分制計。設計過程中對數(shù)字電子技術有了更進一步的熟悉，實際操作與課本知識有很大聯(lián)系，動手把他設計出來比較困難。 圖 42 密碼鎖輸入電路仿真結果圖 （三）密碼鎖控制電路的仿真 圖 43 所示的是密碼鎖控制電路的仿真結果圖。實驗表明：本設計能夠實現(xiàn)電子密碼鎖的全部功能。如下圖： 17 圖 37 當輸入 qin 是 0000時，輸出 qout 顯示 0； 當輸入 qin 是 0001時，輸出 qout 顯示 1； 當輸入 qin 是 0010時，輸出 qout 顯示 2； 當輸入 qin 是 0011時，輸出 qout 顯示 3； 當輸入 qin 是 0100時，輸出 qout 顯示 4； 當輸入 qin 是 0101時，輸出 qout 顯示 5； 當輸入 qin 是 0110時，輸出 qout 顯示 6； 當輸入 qin 是 0111時，輸出 qout 顯示 7； 當輸入 qin 是 1000時，輸出 qout 顯示 8； 當輸入 qin 是 1001時，輸出 qout 顯示 9。 END IF 。 QB= 39。 END IF 。039。039。 密碼存儲 QA = 39。139。 程序段主要完成了輸入模塊數(shù)字輸入后數(shù)據(jù)的存儲和清零功能。 END IF 。 THEN IF NC 4 THEN ACC = ACC(11 DOWNTO 0) amp。 清除按鍵輸入數(shù)據(jù) NC = 000 。 BEGIN RST = RR2。 該段程序主要定義了設計中的各輸入輸出端口，其中輸入端口有 DATA_N、DATA_F、 FLAG_N、 FLAG_F；輸出端口有 ENLOCK、 DATA_BCD； CLK 為時鐘信號。功能輸入標志 CLK: IN STD_LOGIC。 控制電路由 VHDL 語言實現(xiàn)，部 分源程序如下： （ 1）端口定義： ENTITY CTRL IS PORT (DATA_N: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 （ 2） 更改密碼：按下此鍵，輸入舊密碼再按 鍵即可解除舊密碼。數(shù)字鍵輸入的響應控制過程如下： （ 1） 按下數(shù)字鍵，第一個數(shù)字會在顯示器最右端顯示，隨后每按下一個新數(shù)字，顯示器上已經(jīng)存在的數(shù)字整體會向左移一位，并將新的數(shù)字顯示出來。RS 觸發(fā)器組態(tài)如下表： 表 35 （ 4） 鍵盤譯碼電路 上述鍵盤中的按鍵可分為數(shù)字按鍵和文字按鍵，每一個按鍵可能負責不同的功能，例如清除數(shù)碼、退位、激活電鎖、開鎖等，詳細功能參見表 36。 END IF 。 ELSIF CLK39。 AND PRN=39。 THEN Q=39。 定義結構體 BEGIN PROCESS (CLK, CLRN, PRN) BEGIN IF CLRN=39。 ENTITY DCFQ IS PORT(CLK, CLRN, PRN, D: IN STD_LOGIC。由于設計中采 用的矩陣式鍵盤是機械開關結構，因此，在開關切換的瞬間，會在接觸點出現(xiàn)信號來回彈跳的現(xiàn)象。 （ 2） 鍵盤掃描電路 鍵盤電路可以提供掃描信號。 6. 密碼解鎖：按下此鍵后再輸入密碼，如果輸入與系統(tǒng)存儲密碼一致，密碼鎖就能開鎖，否則不能解鎖。 3. 密碼解除：當按下此鍵時，可以將電子密碼鎖的舊密碼解除。 10 三、電子密碼鎖的具體設計 （一）電子密碼鎖的總體結構 電子密碼鎖整體結構包括密碼鎖輸入模塊、控制模塊、顯示模塊。因此，采用 FPGA 開發(fā)的數(shù)字系統(tǒng)，不僅具有更高的工作效率，其升級和改進 也及其方便。一把電子鎖可配制多把鑰匙。在實際應用中，由于程序容易跑飛，系統(tǒng)的可靠性較差并且采用單片機設計的密碼鎖硬件復雜，設計周期長，容易出錯。 9 二、 電子密碼鎖的簡介 （一）電子密碼鎖的現(xiàn)狀 隨著科學技術的發(fā)展和社會信息化程度的提高，信息對人們來說越來越重要。 [3] Quartus Ⅱ軟件提供完整的多平臺設計環(huán)境，可以容易地滿足特定的設計需要，而且它允許用戶在設計流程的每個階段使用 Quartus Ⅱ軟件圖形用戶界面、 EDA 工具界面或命令行形式。 也就是 說 ,FPGA 更適合于觸發(fā)器豐富的結構 ,而 CPLD 更適合于觸發(fā)器有限而乘積項豐富的結構 ； CPLD 的規(guī)模小更適合于簡單電路的設計而 FPGA 的規(guī)模大，邏輯復雜度高，故用于復雜電路的設計；時延方面 CPLD 的 PintoPin 延時是固定的，F(xiàn)PGA 的 PintoPin 延時是不可預測的，因此，對于 FPGA 而言，時序結束和仿真非常重要；布線方面， CPLD 采用集總式互聯(lián)結構，相對布線資源有限， CPLD 的連續(xù) 式布線結構決定了它的時序延遲是均勻的和可預測的， FPGA 采用分布式互聯(lián)結構，具有豐富的布線資源，布線比較靈活；在在編程靈活性方面， FPGA 比 CPLD 具有更大的靈活性；在功耗方面一般情況下 CPLD 的功耗要比 FPGA 大，且集成度越高越明顯；在使用方便程度上， CPLD 比 FPGA 使用起來更方便；在保密性方面， CPLD 保密性好，F(xiàn)PGA 保密性較差；在成本與價格方面， CPLD 成本與價格低，更適合低成本設計， FPGA成本高，價格高，適合于高速、高密度的高端數(shù)字邏輯設計領域。目前用 CPLD（復雜可編程邏輯器件）和 FPGA（現(xiàn)場可編程邏輯陣列）來進行 ASIC 設計是最為流行的方式之一，它們的共性是都具有用戶現(xiàn)場可編程特性，都支持邊界掃描技術，但兩者在集成度、速度以及編程方式上具有各自的特點。 (3)是 FPGA 內部有豐富的觸發(fā)器和 I／ O 引腳。 圖 12 所示的是 FPGA 的 基本結構。使用 FPGA 來開發(fā)數(shù)字電路，可以大大縮短設計時間，減少 PCB 面積，提高系統(tǒng)的可 行 性。 它是作為專用集成電路 ASIC（ Application Specific Integrated Circuit）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 5. VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管最終設計實現(xiàn)的目標期間是什么，而進行獨立的設計。 2. VHDL 最初是作為一種仿真標準格式出現(xiàn)的，因此 VHDL 即是一種硬件電路描述和設計語言，也是一種標準的網(wǎng)表格式，還是一種仿真語言而且它有豐富的仿真語句和庫函數(shù)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結構、行為、功能和接口。此后 VHDL 在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。這樣一來系統(tǒng)性能參數(shù)將得到進一步的細化與確認，并隨時可以根據(jù)需要加以調整，從而可保證設計結果的正確性，縮短設計周期，設計規(guī)模越大，這種設計方法的優(yōu)勢越明顯。它的特點 是必須首先關注并致力于解決系統(tǒng)最底層硬件的可獲得性，以及它們的功能特性方面的諸多細節(jié)問題；在整個逐級設計和測試過程中，始終必須顧及具體目標器件的技術環(huán)節(jié)。 簡言之，就是設計者首先從整體上規(guī)劃整個系統(tǒng)的功能和性能，然后對系統(tǒng)進行劃分，分解為規(guī)模較小、功 能較為簡單的局部模塊，并確立它們之間的相互關系，這種劃分過程可以不斷地進行下去，直到劃分得到的單元可以映射到物理實現(xiàn)。 EDA 技術將會廣泛應用于高校電子3 技術 實驗教學、科研和新產品的開發(fā)、傳統(tǒng)機電設備的升級換代和技術改造、信息通信領域等。 隨著科學技術的發(fā)展和市場需求的不斷增長，作者認為 EDA 技術將呈現(xiàn)以下發(fā)展趨勢： 7. EDA 開發(fā)工具將得到進一步發(fā)展， EDA 開發(fā)工具將朝著功能強大、簡單易學、使用方便的方向發(fā)展。 3. 具有自主的知識產權?，F(xiàn)代 EDA 技術的基本特征是采用高級語言描述，具有系統(tǒng)仿真和綜合能力，具有開放式的設計環(huán)境，具有豐富的元器件模型庫等。 VHDL。本文以 EDA 技術為基礎，利用 VHDL 語言采用自上而下的設計方法在 Quartus Ⅱ軟件平臺下，采用 FPGA 為主要元器件設計了一款電子密 碼鎖。本文則采用先進的 EDA 技術，利用 Quartus Ⅱ工作平臺和 VHDL語言設計新型的電子密碼鎖。本次設計讓同學們聯(lián)系實際問題，提高理論聯(lián)系實際的能力，鍛煉大家的動手能力和科研能力以及相關工具的使用能力等。 本 科 畢 業(yè) 論 文 論文題目： 電子密碼鎖的 EDA 設計與實現(xiàn) 學生姓名： xxxx 學 號 ： xxxxxxxxxxxxxxx 專 業(yè) ： \xxxxxxxxxxxxxxxxxxx 指導教師： xxxxxxxxxxxxxxxx 學 院： xxxxxxxxxxx