【正文】 答辯委員會(huì)主任（簽名）： 年 月 日 學(xué)院學(xué)位分委員會(huì)意見 成績： 學(xué) 位 分 委 員 會(huì) 主 任 （ 簽 名 ）： （公章） 25 年 月 日 注：成績按優(yōu)、良、中、合格、不合格五級(jí)分制計(jì)。設(shè)計(jì)過程中對(duì)數(shù)字電子技術(shù)有了更進(jìn)一步的熟悉，實(shí)際操作與課本知識(shí)有很大聯(lián)系，動(dòng)手把他設(shè)計(jì)出來比較困難。 圖 42 密碼鎖輸入電路仿真結(jié)果圖 （三）密碼鎖控制電路的仿真 圖 43 所示的是密碼鎖控制電路的仿真結(jié)果圖。實(shí)驗(yàn)表明：本設(shè)計(jì)能夠?qū)崿F(xiàn)電子密碼鎖的全部功能。如下圖： 17 圖 37 當(dāng)輸入 qin 是 0000時(shí)，輸出 qout 顯示 0； 當(dāng)輸入 qin 是 0001時(shí)，輸出 qout 顯示 1； 當(dāng)輸入 qin 是 0010時(shí)，輸出 qout 顯示 2； 當(dāng)輸入 qin 是 0011時(shí)，輸出 qout 顯示 3； 當(dāng)輸入 qin 是 0100時(shí)，輸出 qout 顯示 4； 當(dāng)輸入 qin 是 0101時(shí)，輸出 qout 顯示 5； 當(dāng)輸入 qin 是 0110時(shí)，輸出 qout 顯示 6； 當(dāng)輸入 qin 是 0111時(shí)，輸出 qout 顯示 7； 當(dāng)輸入 qin 是 1000時(shí)，輸出 qout 顯示 8； 當(dāng)輸入 qin 是 1001時(shí)，輸出 qout 顯示 9。 END IF 。 QB= 39。 END IF 。039。039。 密碼存儲(chǔ) QA = 39。139。 程序段主要完成了輸入模塊數(shù)字輸入后數(shù)據(jù)的存儲(chǔ)和清零功能。 END IF 。 THEN IF NC 4 THEN ACC = ACC(11 DOWNTO 0) amp。 清除按鍵輸入數(shù)據(jù) NC = 000 。 BEGIN RST = RR2。 該段程序主要定義了設(shè)計(jì)中的各輸入輸出端口，其中輸入端口有 DATA_N、DATA_F、 FLAG_N、 FLAG_F；輸出端口有 ENLOCK、 DATA_BCD； CLK 為時(shí)鐘信號(hào)。功能輸入標(biāo)志 CLK: IN STD_LOGIC。 控制電路由 VHDL 語言實(shí)現(xiàn)，部 分源程序如下： （ 1）端口定義： ENTITY CTRL IS PORT (DATA_N: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 （ 2） 更改密碼：按下此鍵，輸入舊密碼再按 鍵即可解除舊密碼。數(shù)字鍵輸入的響應(yīng)控制過程如下： （ 1） 按下數(shù)字鍵，第一個(gè)數(shù)字會(huì)在顯示器最右端顯示，隨后每按下一個(gè)新數(shù)字，顯示器上已經(jīng)存在的數(shù)字整體會(huì)向左移一位，并將新的數(shù)字顯示出來。RS 觸發(fā)器組態(tài)如下表： 表 35 （ 4） 鍵盤譯碼電路 上述鍵盤中的按鍵可分為數(shù)字按鍵和文字按鍵，每一個(gè)按鍵可能負(fù)責(zé)不同的功能，例如清除數(shù)碼、退位、激活電鎖、開鎖等，詳細(xì)功能參見表 36。 END IF 。 ELSIF CLK39。 AND PRN=39。 THEN Q=39。 定義結(jié)構(gòu)體 BEGIN PROCESS (CLK, CLRN, PRN) BEGIN IF CLRN=39。 ENTITY DCFQ IS PORT(CLK, CLRN, PRN, D: IN STD_LOGIC。由于設(shè)計(jì)中采 用的矩陣式鍵盤是機(jī)械開關(guān)結(jié)構(gòu)，因此，在開關(guān)切換的瞬間，會(huì)在接觸點(diǎn)出現(xiàn)信號(hào)來回彈跳的現(xiàn)象。 （ 2） 鍵盤掃描電路 鍵盤電路可以提供掃描信號(hào)。 6. 密碼解鎖：按下此鍵后再輸入密碼，如果輸入與系統(tǒng)存儲(chǔ)密碼一致，密碼鎖就能開鎖，否則不能解鎖。 3. 密碼解除：當(dāng)按下此鍵時(shí)，可以將電子密碼鎖的舊密碼解除。 10 三、電子密碼鎖的具體設(shè)計(jì) （一）電子密碼鎖的總體結(jié)構(gòu) 電子密碼鎖整體結(jié)構(gòu)包括密碼鎖輸入模塊、控制模塊、顯示模塊。因此，采用 FPGA 開發(fā)的數(shù)字系統(tǒng)，不僅具有更高的工作效率，其升級(jí)和改進(jìn) 也及其方便。一把電子鎖可配制多把鑰匙。在實(shí)際應(yīng)用中，由于程序容易跑飛，系統(tǒng)的可靠性較差并且采用單片機(jī)設(shè)計(jì)的密碼鎖硬件復(fù)雜，設(shè)計(jì)周期長，容易出錯(cuò)。 9 二、 電子密碼鎖的簡介 （一）電子密碼鎖的現(xiàn)狀 隨著科學(xué)技術(shù)的發(fā)展和社會(huì)信息化程度的提高，信息對(duì)人們來說越來越重要。 [3] Quartus Ⅱ軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，可以容易地滿足特定的設(shè)計(jì)需要，而且它允許用戶在設(shè)計(jì)流程的每個(gè)階段使用 Quartus Ⅱ軟件圖形用戶界面、 EDA 工具界面或命令行形式。 也就是 說 ,FPGA 更適合于觸發(fā)器豐富的結(jié)構(gòu) ,而 CPLD 更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu) ； CPLD 的規(guī)模小更適合于簡單電路的設(shè)計(jì)而 FPGA 的規(guī)模大，邏輯復(fù)雜度高，故用于復(fù)雜電路的設(shè)計(jì)；時(shí)延方面 CPLD 的 PintoPin 延時(shí)是固定的，F(xiàn)PGA 的 PintoPin 延時(shí)是不可預(yù)測(cè)的，因此，對(duì)于 FPGA 而言，時(shí)序結(jié)束和仿真非常重要；布線方面， CPLD 采用集總式互聯(lián)結(jié)構(gòu)，相對(duì)布線資源有限， CPLD 的連續(xù) 式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的， FPGA 采用分布式互聯(lián)結(jié)構(gòu)，具有豐富的布線資源，布線比較靈活；在在編程靈活性方面， FPGA 比 CPLD 具有更大的靈活性；在功耗方面一般情況下 CPLD 的功耗要比 FPGA 大，且集成度越高越明顯；在使用方便程度上， CPLD 比 FPGA 使用起來更方便；在保密性方面， CPLD 保密性好，F(xiàn)PGA 保密性較差；在成本與價(jià)格方面， CPLD 成本與價(jià)格低，更適合低成本設(shè)計(jì)， FPGA成本高，價(jià)格高，適合于高速、高密度的高端數(shù)字邏輯設(shè)計(jì)領(lǐng)域。目前用 CPLD（復(fù)雜可編程邏輯器件）和 FPGA（現(xiàn)場(chǎng)可編程邏輯陣列）來進(jìn)行 ASIC 設(shè)計(jì)是最為流行的方式之一，它們的共性是都具有用戶現(xiàn)場(chǎng)可編程特性，都支持邊界掃描技術(shù)，但兩者在集成度、速度以及編程方式上具有各自的特點(diǎn)。 (3)是 FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 圖 12 所示的是 FPGA 的 基本結(jié)構(gòu)。使用 FPGA 來開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可 行 性。 它是作為專用集成電路 ASIC（ Application Specific Integrated Circuit）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 5. VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)期間是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 2. VHDL 最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，因此 VHDL 即是一種硬件電路描述和設(shè)計(jì)語言，也是一種標(biāo)準(zhǔn)的網(wǎng)表格式，還是一種仿真語言而且它有豐富的仿真語句和庫函數(shù)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。這樣一來系統(tǒng)性能參數(shù)將得到進(jìn)一步的細(xì)化與確認(rèn)，并隨時(shí)可以根據(jù)需要加以調(diào)整，從而可保證設(shè)計(jì)結(jié)果的正確性，縮短設(shè)計(jì)周期，設(shè)計(jì)規(guī)模越大，這種設(shè)計(jì)方法的優(yōu)勢(shì)越明顯。它的特點(diǎn) 是必須首先關(guān)注并致力于解決系統(tǒng)最底層硬件的可獲得性，以及它們的功能特性方面的諸多細(xì)節(jié)問題；在整個(gè)逐級(jí)設(shè)計(jì)和測(cè)試過程中，始終必須顧及具體目標(biāo)器件的技術(shù)環(huán)節(jié)。 簡言之，就是設(shè)計(jì)者首先從整體上規(guī)劃整個(gè)系統(tǒng)的功能和性能，然后對(duì)系統(tǒng)進(jìn)行劃分，分解為規(guī)模較小、功 能較為簡單的局部模塊，并確立它們之間的相互關(guān)系，這種劃分過程可以不斷地進(jìn)行下去，直到劃分得到的單元可以映射到物理實(shí)現(xiàn)。 EDA 技術(shù)將會(huì)廣泛應(yīng)用于高校電子3 技術(shù) 實(shí)驗(yàn)教學(xué)、科研和新產(chǎn)品的開發(fā)、傳統(tǒng)機(jī)電設(shè)備的升級(jí)換代和技術(shù)改造、信息通信領(lǐng)域等。 隨著科學(xué)技術(shù)的發(fā)展和市場(chǎng)需求的不斷增長，作者認(rèn)為 EDA 技術(shù)將呈現(xiàn)以下發(fā)展趨勢(shì)： 7. EDA 開發(fā)工具將得到進(jìn)一步發(fā)展， EDA 開發(fā)工具將朝著功能強(qiáng)大、簡單易學(xué)、使用方便的方向發(fā)展。 3. 具有自主的知識(shí)產(chǎn)權(quán)?，F(xiàn)代 EDA 技術(shù)的基本特征是采用高級(jí)語言描述，具有系統(tǒng)仿真和綜合能力，具有開放式的設(shè)計(jì)環(huán)境，具有豐富的元器件模型庫等。 VHDL。本文以 EDA 技術(shù)為基礎(chǔ)，利用 VHDL 語言采用自上而下的設(shè)計(jì)方法在 Quartus Ⅱ軟件平臺(tái)下，采用 FPGA 為主要元器件設(shè)計(jì)了一款電子密 碼鎖。本文則采用先進(jìn)的 EDA 技術(shù)，利用 Quartus Ⅱ工作平臺(tái)和 VHDL語言設(shè)計(jì)新型的電子密碼鎖。本次設(shè)計(jì)讓同學(xué)們聯(lián)系實(shí)際問題，提高理論聯(lián)系實(shí)際的能力，鍛煉大家的動(dòng)手能力和科研能力以及相關(guān)工具的使用能力等。 本 科 畢 業(yè) 論 文 論文題目： 電子密碼鎖的 EDA 設(shè)計(jì)與實(shí)現(xiàn) 學(xué)生姓名： xxxx 學(xué) 號(hào) ： xxxxxxxxxxxxxxx 專 業(yè) ： \xxxxxxxxxxxxxxxxxxx 指導(dǎo)教師： xxxxxxxxxxxxxxxx 學(xué) 院： xxxxxxxxxxx