【正文】 DINR 輸入 3～ 12 數(shù)據(jù)輸入，將數(shù)據(jù)送入到輸入鎖存器中 TCLK_R/F 輸入 13 選擇發(fā)送時鐘觸發(fā)沿，該端為高時，上升沿觸發(fā) DO+ 輸出 22 串行差分數(shù)據(jù)輸出正端 DO 輸出 21 串行差分數(shù)據(jù)輸出負端 DEN 輸入 19 串行輸出允許。 DS92LV1023和 DS92LV1224是美國國家半導體公司推出的 10位總線型低壓差分信號的應(yīng)用芯片組。其內(nèi)部鎖相環(huán)可以從隨機數(shù)據(jù)中重建并行時鐘；發(fā)送始終為 4060MHz， BLVDS總線數(shù)據(jù)傳輸速率最高為 660Mbps。無論 PROM 芯片類型 (即使其支持并行配置 )，都只利用其串行配置功能。從模式也根據(jù)比特流的位寬不同分為串、并模式兩類，具體包括：從串行模式、 JTAG 模式和從并行模式三大類。 JTAG 模式為調(diào)試模式，可將 PC中的比特文件流下載到 FPGA 中，斷電即丟失。 可 變 延 遲 線 時 鐘 分 配 網(wǎng) 絡(luò)控 制邏 輯C L K O U TC L K I NC L K F B 圖 典型的 DLL 模塊示意圖 FPGA 的配置電路 FPGA 的相關(guān)電路主要就是 FPGA 的配置電路，其余的應(yīng)用電路只要將外圍芯片連接到 FPGA 的通用 I/O 管腳上即可。一個 DLL 的工作原理是：在輸入時鐘和反饋時鐘中插入延遲，直到兩個時鐘上升沿相同，使得他們同步。 “ 可調(diào)延遲線 ” 產(chǎn)生一個輸入信號 CLKIN 延遲了的版本。 DLL可以使時鐘加倍，二倍頻或四倍頻。延遲鎖相環(huán) DLL(Delay． Locked Loop)可以被用來實現(xiàn)一些電路以完善和簡化系統(tǒng)級設(shè)計，比如提供零傳播延遲，低時鐘相位差和高級時鐘區(qū)域控制等。在設(shè)計中要求使用同步時序電路，同步時序電路基于時鐘觸發(fā)沿設(shè)計，對時鐘的周期、占空比、延時、抖動提出了極高的要求。 FIFO是一個具有特殊功能的存儲器，數(shù)據(jù)的存儲是以 FIFO輸入端口的先后秩序來進行存儲的，也以相同的秩序從 FIFO的輸出端口中讀出，因此存儲在 FIFO內(nèi)的數(shù)據(jù)寫入和讀取只會受到讀／寫時鐘和讀／寫請求信號的控制，并不需要讀／寫地址線。 FIFO 緩存設(shè)計 在不同時鐘控制的時鐘域中傳遞數(shù)據(jù)時，為了避免發(fā)生亞穩(wěn)態(tài)和產(chǎn)生毛刺，應(yīng)該做好異步時鐘域之間的隔離處理。它的具體作用有 以下幾 個： （ 1）控制 DS92LS1023 串化器的工作； （ 2）利用外部晶振和內(nèi)部 DLL 為內(nèi)部電路和 DS92LV1023 提供精確的時鐘信號； （ 3）為 8 路數(shù)據(jù)提供深度 FIFO 緩存。 遠程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計 清華 大學畢業(yè)設(shè)計說明書 第 17 頁 共 47 頁 3 整體硬件電路設(shè)計 整體電路結(jié)構(gòu) 控制芯片與 LVDS 串化器之間的并行數(shù)據(jù)傳輸速度為 100 KBYTES/s～ 1 MBYTES/s；本系統(tǒng)與中繼子系統(tǒng)間的串行數(shù)據(jù)傳輸速度要大于 15 MBYTES/s，傳輸距離要大于 50m；此外還要將驅(qū)動器和中繼子系統(tǒng)間的串行數(shù)據(jù)傳輸狀態(tài)通過指示燈顯示供觀察，而且要求常規(guī) 測試無誤碼。 單光偶分四腳和六腳兩種 ， 四腳的兩只腳輸入控制信號 ， 電流值一般不能超過 15mA， 另外兩只腳是輸出端對應(yīng)內(nèi)部光敏器件的集電極和發(fā)射極 ， 六腳的輸入端和四腳相同 ， 多出的一只腳是空的不用 。根據(jù)使用方法不一樣輸入端電流為幾十微安到十幾毫安 。它是以光為媒介來傳輸電信號的器件，通 常把發(fā)光器（紅外線發(fā)光二極管 LED）與受光器（光敏半導體管）封裝在同一管殼內(nèi)。串口沒有干擾，傳輸出錯后重發(fā)一位就可以了。 串口形容一下就是一條車道，而并口就是有 8 個車道同一時刻能傳送 8 位（一 個字節(jié)）數(shù)據(jù)。串行傳輸有時也 稱為串行通信，由于使用的傳輸線少，所以成本低，適合于遠距離傳輸。 一個編了碼的字符通常是由若干位二進制數(shù)表示 ， 如用 ASCII 碼編碼的符號是由 8 位二進制數(shù)表示的 ， 則并行傳輸 ASCII 編碼符號就需要 8 個傳輸信道 ， 使表示一個符號的所有數(shù)據(jù)位能同時沿著各自的信道并排的傳輸 。 FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇。 賽靈思公司的高端產(chǎn)品不僅集成了 Power PC 系列 CPU，還內(nèi)嵌了 DSP Core 模塊，其相應(yīng)的系統(tǒng)級設(shè)計工具是 EDK 和 Platform Studio，并依此提出了片上系統(tǒng) (System on Chip) 的概念。 Altera 公司生產(chǎn)的芯片上集成了 DCM 和 DLL， Altera 公司 片集成了 PLL， Lattice 公司的新型芯片上同時集成了 PLL 和 DLL。第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局復(fù)位 /置位的布線；第二類是長線資源，用以完成 芯片 Bank 間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線 ；第四類是分布式的布線資源，用于專有時鐘、復(fù)位等控制信號線。除了塊 RAM，還可以將 FPGA 中的 LUT 靈活地配置成 RAM、 ROM 和 FIFO 等結(jié)構(gòu)。 4．嵌入式塊 RAM(BRAM) 大多數(shù) FPGA 都具有內(nèi)嵌的塊 RAM，這大大拓展了 FPGA 的應(yīng)用范圍和靈活性。每個 CLB 模塊不僅可以用于實現(xiàn)組合邏輯、時序邏輯，還可以配置為分布式 RAM 和分布式 ROM。 2．可配置邏輯塊 (CLB) CLB 是 FPGA 內(nèi)的基本邏輯單元。 T F F可 編 程 偏 置和 E S D 網(wǎng) 絡(luò)O F FI F F可 編 程 延 遲內(nèi) 部 基 準P a c k a g eP i nP a c k a g eP i nP a c k a g eP i n可 編 程輸 入 緩 沖 器可 編 程輸 入 緩 沖 器S RQDC KE CS RQDDC KC KE CE CQS RFC L RT C ES RI / OI C EO 圖 IOB 內(nèi)部結(jié)構(gòu) 外部輸入信號可以通過 IOB 模塊的存儲單元輸入到 FPGA 的內(nèi)部，也可以直接輸入FPGA 內(nèi)部。 圖 FPGA 芯片內(nèi)部結(jié)構(gòu) 每個模塊的功能如下： 遠程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計 清華 大學畢業(yè)設(shè)計說明書 第 12 頁 共 47 頁 1． 可編程輸入輸出單元 (IOB) 可編程輸入 /輸出單元簡稱 I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入 /輸出信號的驅(qū)動與匹配要求，其示意結(jié)構(gòu)如圖 所示。用戶可根據(jù)不同的配置模式，采用不同的編程方式。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。目前 FPGA 中多使用 4 輸入的 LUT，所以每一個 LUT 可以看成一個有 4 位地址線的 RAM。 根據(jù)數(shù)字電路的基本知 識可以知道，對于一個 n 輸入的邏輯運算，不管是與或非運算還是異或運算等等，最多只可能存在 2n 種結(jié)果。 FPGA 則不同，它采用了邏輯單元陣列 LCA(Logic Cell Array) 這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出輸入模塊 IOB(Input Output Block)和內(nèi)部連線(Interconnect)三個部分。發(fā)送時鐘頻率在 66MHz時，芯片組功耗小區(qū) 5000mW；可編程時鐘觸發(fā)沿；基于信號的芯片管腳布局，簡化了不限難度；具有同步模式和鎖定指示；采用 28腳 SSOP封裝。 所以，在長線傳輸中采用 LVDS作為設(shè)計的傳輸信號，可以實現(xiàn) 低功耗、低誤碼率、低串擾、低輻射和高速的 數(shù)據(jù)傳輸，是設(shè)計所必需的。1V 的驅(qū)動器與接收器之間的地的電壓變化。 4．較強的抗噪聲能力 差分信號固有的優(yōu)點是噪聲以共模的方式在一對差分線上耦合出現(xiàn)，并在接收器中相減，可消除噪聲對信號的影響， LVDS 具有較強的抗共模噪聲能力。通常，當數(shù)據(jù)頻率在 200Mbps 左右時， LVDS 和 CMOS 的功耗大致相同，但當今的數(shù)據(jù)速率已經(jīng)遠遠超過了這個值。 1．高速傳輸能力 在 ANSI/TIA/EIA644 定義中的 LVDS 標準，數(shù)據(jù)傳輸率達到了 655Gbps， LVDS 的恒流源模式、低擺幅輸出的工作模式?jīng)Q定著 LVDS 具有高速驅(qū)動能力。200mV 177。350mV 177。在接收端有一個高的直流輸入阻抗 (幾乎不會消耗電流 )，所以幾乎全部的驅(qū)動電流將流經(jīng) 100Q 的終端電阻在接收器輸入端產(chǎn)生約 350mV 的電壓。 LVDS 技術(shù)的核心是采用極低的電壓擺幅高速差動傳輸數(shù)據(jù)，可以實現(xiàn)點對點或一點對多點的連接，具有低功耗、低誤碼率、低串擾和低輻射等特點。 控制芯 片與 LVDS 串化器之間的并行數(shù)據(jù)傳輸速度為 100 KBYTES/s～ 1 MBYTES/s；本系統(tǒng)與中繼子系統(tǒng)間的串行數(shù)據(jù)傳輸速度要大于 15 MBYTES/s，傳輸距離要大于 50m；此外還要將驅(qū)動器和中繼子系統(tǒng)間的串行數(shù)據(jù)傳輸狀態(tài)通過指示燈顯示供觀察，而且要求常規(guī)測試無誤碼。 本課題研究內(nèi)容和安排 論文的研究目標是設(shè)計一種高速的 LVDS 鏈路，采用 FPGA 來實現(xiàn) LVDS 芯片的控制。通過軟件仿真，我們可以事先驗證設(shè)計的正確性。100 mV Vin 輸入電壓 0 V FPGA 簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 IEEE 標準，主要面向 Scalable Coherent Interface 定義了LVDS 的電特性，還定義了 SCI 協(xié)議中數(shù)據(jù)包交換時的編碼； ANSI/TIA/ 標準主要定義了 LVDS 的電特性，并建議了標準推薦的最高數(shù)據(jù)傳輸速率是 655Mbps。 LVDS 簡介 LVDS(Low Voltage Differential Signaling)是一種低振幅差分信號技術(shù)， LVDS 接口又稱RS644 總線接口，是 20 世紀 90 年代出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)，使用的信號幅度約 350mV，非常低。即使有，都僅僅研究領(lǐng)域集中在數(shù)據(jù)率為 2Gbps 以下的產(chǎn)品，對于 2Gbps 以上數(shù)據(jù)率產(chǎn)品，沒有推出。例如銀河巨型機的高速互連傳輸中就采用了 LVDS 技術(shù)。現(xiàn)在 LVDS 接口電路數(shù)據(jù)轉(zhuǎn)換速度已經(jīng)達到了十幾吉，還在不斷的增長 ， 針對通訊技術(shù)發(fā)展及 3C 融合的加快，國外公司加大了在該領(lǐng)域的投入 ，領(lǐng)先優(yōu)勢不斷擴大。 LVDS 產(chǎn)品都被國外大公司，如 MAXIM、 Intersil、 Micrel、 Agilent、 TI 等占有，涵蓋整個接口電路，頻率從幾十兆到幾吉，能夠完全滿足用戶要求。 現(xiàn)在 ， 各種系列的傳輸設(shè)備或傳輸系統(tǒng)均使用價格便宜、取材方便的雙絞線 , 來傳輸高質(zhì)量的視頻信號、音頻 信號和控制數(shù)據(jù) , 且其傳輸距離可選。由于能夠降低互連總線的 條數(shù)、降低復(fù)雜度、減小功耗、降低成本，能使系統(tǒng)可靠性提高，被應(yīng)用于總線互聯(lián)中。因此 , 采用新的接口技術(shù)來解決高速數(shù)據(jù)傳輸瓶頸問題顯得日益突出。 普通并行 I/O接口電路由于受到自身電路結(jié)構(gòu)和傳輸線的限制，已經(jīng)不能滿足不斷發(fā)展的高速微處理器、多媒體、光傳輸連接、智能路由器以及網(wǎng)絡(luò)技術(shù)的數(shù)據(jù)帶寬要求。 隨著 3G 技術(shù)的迅猛發(fā)展， LVDS 接口電路作為一種具有諸多優(yōu)勢的接口技術(shù)，逐漸成為人們的研究重點?？偩€是服務(wù)于系統(tǒng)的一個很重要的組成部分，它作為系統(tǒng)間通信的橋梁，對提高系統(tǒng)性能起著至關(guān)重要的作用，為系統(tǒng)之間的數(shù)據(jù)傳輸提供了有效保證。 國內(nèi)外研究現(xiàn)狀 從上世紀九十年代以來，國外的各大公司已開始關(guān)注著接口電路研究與發(fā)展 ，相繼推遠程數(shù)據(jù)傳輸中并行轉(zhuǎn)串行 LVDS 接口設(shè)計 清華 大學畢業(yè)設(shè)計說明書 第 2 頁 共 47 頁 出了許多相關(guān)產(chǎn)品，主要體現(xiàn)在三個方面： 1)壟斷性強、產(chǎn)品豐富。 3)數(shù)據(jù)傳輸速度快。在接口電路中，線上數(shù)據(jù)率從最初 3Mbps 發(fā)展到了目前的 IGbps 以上．制造工藝經(jīng)歷了從雙極型工藝， BiCMOS 工藝、 GaAs 工藝、 CMOS 模擬工藝到 CMOS數(shù)字工藝的發(fā)展．目前低成本的標準 CMOS 數(shù)字工藝是接口電路設(shè)計的主流工藝，設(shè)計方法也多種多樣．接口電路以越來越高的速度，以越來越智能化的工作方式，以與主流工藝數(shù)字 CMOS 工藝兼容的制造工藝不斷地向前發(fā)展． 國外知名的設(shè)計公司都有自己的高速 IO 單元庫，雖然國外關(guān)于接口電路這方面的資料比較 少，但從國外處理器的高速發(fā)展上可以推測出國外公司的接口電路性能是非常高的．國內(nèi)接口電路的設(shè)計則起步較晚，目前的接口電路速度基本都在 200MHz 以下，這也是限制我國高速微處理器產(chǎn)業(yè)發(fā)展的一個因素．因此，加大接口電路的研究力度，建立具有自主知識產(chǎn)權(quán)的 IO 單元庫，對于集成電路的發(fā)展具有重要而深遠的意義． 目前，中國電路設(shè)計工程師也開始重視 LVDS 技術(shù)的發(fā)展，其需求也在飛速發(fā)展。但國內(nèi)幾乎沒有自主設(shè)計的 LVDS 核心電路和芯片，使用的基本上都是國外廠商提供的成品。接口芯片作為總線互連的核心電路應(yīng)用越來越廣泛，必須加大投入，提升研究實力，才能縮小 IC 行業(yè)差距。 LVDS 最早是由美國國家半導體公司提出的