【正文】 注意周?chē)骷?、保持匹配器件方向一致? （ 3）、采用根部件的最好方法是找出一個(gè)中間值，用 1K 的電阻作為值將電阻串聯(lián)和并聯(lián)起來(lái)。所以選擇根部器件時(shí)我們不一定要選擇幾個(gè)電阻的最大公約數(shù)，因?yàn)檫@樣有可能造成接觸電阻過(guò)大 ,因此一定要選擇中間值作為根器件。這就是虛擬器件 ,保證所有器件刻蝕一致 如圖 44所示 ： 圖 44 添加虛擬器件 加入虛擬器件的同時(shí)也要保證電阻之間的距離保持一致，這樣一來(lái)每一個(gè)電阻所處的環(huán)境已經(jīng)完全一致了。現(xiàn)有的集成工藝中，它可以降低熱梯度或工藝存在的線性梯度。下圖 4圖 47代表兩種常見(jiàn)的匹配方式： 電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 16 圖 46 共質(zhì)心匹配的兩種方式 圖 47 電路圖與版圖的對(duì)照 匹配信號(hào)路徑 差分邏輯是模擬電路中常見(jiàn)的結(jié)構(gòu)，是一種需要高度匹配的邏輯電路。我們經(jīng)常在設(shè)計(jì)版圖過(guò)程中發(fā)現(xiàn)其中的一條需要與另外一條匹配的信號(hào)線被其它的器件或連線擋住了，從而造成兩條線路的長(zhǎng)度不同，因此破壞了匹配的要求。 下面是對(duì)匹配的要求所做的一個(gè)總結(jié)： 。 。 。 。 電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 18 第 5章 應(yīng)用于 USB通道檢測(cè)器版圖設(shè)計(jì) USB通道檢測(cè)器的電路圖： 圖 51 USB 通道檢測(cè)器電路圖 版圖電路的分析： 這個(gè)電路圖主要由電流鏡、差分對(duì)管、反向器和一些獨(dú)立 MOS管組成。 CMOS工藝，每一個(gè)模塊盡量都加上環(huán)進(jìn)行保護(hù)。 第 5 章 應(yīng)用于 USB 通道檢測(cè)器版圖設(shè)計(jì) 19 功率管、基準(zhǔn)保護(hù)環(huán)常做成兩層結(jié)構(gòu)：一層打 P+接地，一層打 N+接電源。列舉一個(gè)版圖 52中的差分對(duì)管子： 圖 52 差分對(duì)管版圖 畫(huà)圖步驟： 分析此差分對(duì)管子由 4個(gè) PMOS管子組成 S， S并聯(lián)相接。因?yàn)?D引向外端可以先不管，然后做PMOS的襯底端 PMOS管是節(jié) N注入襯底。 1）、金屬線與金屬線間隔距離太近， Contact孔間距太近。 4）、可能打錯(cuò)襯底層， PMOS的襯底上可能添加的 P注入，也有忘了添加 N阱。所以列舉以上 3個(gè)有代表性的。 3)、在不同的層內(nèi)進(jìn)行元器件和子單元之間的連接。 7)、存儲(chǔ)版圖文件，供今后修改和重用。 LVS檢查： LVS最常見(jiàn)的還是電路連接錯(cuò)誤，和元胞內(nèi)部連接的錯(cuò)誤，當(dāng)看到錯(cuò)誤報(bào)告上提到的元胞，你可以在電路圖上對(duì)照該元胞所引出的端口，是否和你的電路版圖上面的端口一致。同時(shí)我還要感謝在我學(xué)習(xí)期間給我極大關(guān)心和支持的各位老師以及關(guān)心我的同學(xué)和朋友。我的學(xué)術(shù)論文創(chuàng)作的開(kāi)始，也是從這里起步的。電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 26 附 錄 附錄一： 5V版圖設(shè)計(jì)規(guī)則 Design Rule NW Rule a Min width of a NW region for resistor Min width of a NW region for interconnect b Min space between two NW with different potential Min space between two NW with the same potential (NW shall be merged if space is less) AA ( active ) Rule a1 Min width of AA for width of NMOS a2 Min width of AA for width of PMOS b Min width of AA for interconnect(N+ or P+) c1 Min space between NAA to NAA c2 Min space between PAA to PAA c3 Min space betweenNAA to PAA d Min. ext. of NW to NAA which is inside the NW e Min. NW to NAA which is outside a NW f Min. ext. of NW to PAA which is inside the NW g Min. NW to PAA which is outside a NW P1(ploy1) Rule a Minimum P1 width for the channel of NMOS Minimum P1 width for the channel of PMOS b Minimum P1 width for interconnect c Minimum space between two P1 d Min. ext. of P1 to AA(P1 超出 AA) e Min. AA to P1 on field oxide 附錄 27 f Min. ext. of AA to P1 P2 （ poly2） Rule a Min. width of P2 for the capacitor top plate 10 b Min. width of P2 for the low resistance resistor and interconnect c Min. space between two P2 of capacitors d Min. space between two P2 of low resistance resistors e Min. clearance from C1 on P1 to a P2 (in Capacitor) f Min extension of P1 over P2 as capacitor top plate g Min extension of P2 as a capacitor top plate beyond a C1 h Min extension of P2 as a low resistance resisitors beyond a C1 i Min. ext. of N+ region beyond P2 k Min clearance P2 to P1 另 用做多晶電阻（高值） P2 間距 PP (Pplus) NP 類(lèi)同 Rule a Min space between two PP b Min PP to a NAA c Min ext of PP to AA C1 （ contact） Rule a Min and Max width of a C1 b Min space between two C1 c Min C1 on AA to a P1( in AA region ) d Min C1 on P1 to a AA e Min ext of NAA to C1 f Min ext of P1 to C1 i Min ext of PAA to C1 M1 (metai1) Rule a Minimum M1 width 電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 28 b Min space between two M1 c Min ext of M1 to C1 (when M1 width is equal or larger than 10um) Via1 Rule a Min and Max width of Via1 b Min space between two via1 c Min ext of M1 to via1 (when M1 width is equal or larger than 10um) 附錄二： USB通道檢測(cè)器網(wǎng)表 .LDD *.BIPOLAR *.RESI = 0 *.RESVAL *.CAPVAL *.DIOPERI *.EQUIV *.EQUATION *.SCALE METER *.MEGA .PARAM * Definition for project INV .SUBCKT INV VIN VSS X Y M2 Y X VSS VSS LN L=LN W=WN M=MN M1 Y X VIN VIN LP L=LP W=WP M=MP * CROSSREFERENCE 1 附錄 29 * GND = 0 .ENDS * Definition for project MONI .SUBCKT MONI IN6 L55 VSSA L21 MPK8 N1N10 N1N68 IN6 IN6 LP L= W=3U M=1 MNK6 L500 N1N40 VSSA VSSA LN L= W= M=1 XINV_K2 IN6 VSSA N1N80 N1N165 INV WN= LN=1U WP=3U LP=1U MP=1 MN=1 XINV_K1 IN6 VSSA N1N165 L21 INV WN= LN=2U WP= LP=2U MP=1 MN=1 XINV_K7 IN6 VSSA L19 N1N40 INV WN= LN= WP= LP= MP=1 MN=1 MNK9 N1N130 L500 VSSA VSSA LN L= W=3U M=1 MNK7 N1N155 L500 VSSA VSSA LN L= W=3U M=1 MNK4 N1N130 N1N40 VSSA VSSA LN L= W= M=1 MNK5 N1N80 N1N40 VSSA VSSA LN L= W= M=1 M1I222 N1N68 L19 IN6 IN6 LP L= W= M=1 M1I223 N1N68 L19 L50 VSSA LN L= W= M=1 MPK9 N1N80 N1N68 IN6 IN6 LP L= W= M=1 MPK7 N1N68 N1N68 IN6 IN6 LP L= W=3U M=1 MPK2_3 L500 L55 N1N10 IN6 LP L= W=6U M=2 MPK1/4 N1N130 OUTA N1N10 IN6 LP L= W=6U M=2 MNK10/11 N1N80 N1N130 VSSA VSSA LN L= W=3U M=2 MNK3 N1N130 VSSA N1N155 VSSA LN L= W= M=1 MNK8 L500 L500 VSSA VSSA LN L= W=3U M=1 * CROSSREFERENCE 1 * GND = 0 .END 電子科技大學(xué)成都學(xué)院本科畢業(yè)設(shè)計(jì)論文 30 附錄三： USB通道檢測(cè)器 LVS檢測(cè)報(bào)告圖 ******************************************************************************* */N* DRACULA (REV. / SUN4 S5R4 /GENDATE: 12MAY/2021 ) *** ( Copyright 1995, Cadence ) *** */N* EXEC TIME =10:21:25 DATE =19MAY2021 HOSTNAME = ic2 ******************************************************************************* INDISK PRIMARY CELL : ALL *********** LVSNET SUMMARY REPORT *********** WEFFECT VALUE= ******* REDUCE (LAYOUT) SUMMARY REPORT ******* ******* STATISTICS BEFORE REDUCE **** MOS BJT RES DIODE CAP UND BOX CELL LDD 24 0 0 0 0 0 0 0 0 OPTION TO SMASH SERIES RESISTORS (SAME SUBTYPES) IS ON OPTION TO SMAS