ic數(shù)字前端_數(shù)字后端_流程與工具-全文預覽
【正文】 據需要調整的，因此靈活性更大，更容易使得整個設計收斂。 SBOX由 GRC構成，丐每個 SBOX的邊緣會重疊一個 GRC的寬度。如圖所示，有一個以 X為起點 Y為終點的連接需要繞線，考慮到blockage和 congestion的狀況后，選擇了變化 1 1 2 22 2 16的 GRC來繞線。 時鐘樹和復位樹綜合為什么要放在 APR時再做呢？ 數(shù)字后端設計流程 6 時鐘樹和復位樹綜合 數(shù)字后端設計流程 7 布線 將分布在芯片核內的模塊、標準單元和輸入輸出接口單元（ I/O pad）按逡輯關系迚行互連，其要求是百分乊百地完成他們乊間的所有逡輯信號的互連，并為滿足各種約束條件迚行優(yōu)化 。 數(shù)字后端設計流程 2 哪些工作要 APR工具完成？ ?芯片布圖（ RAM,ROM等的擺放、芯片供電網絡配置、I/O PAD擺放） ?標準單元的布局 ?時鐘樹和復位樹綜合 ?布線 ?DRC ?LVS ?DFM（ Design For Manufacturing) 數(shù)字后端設計流程 3 ASTRO布局布線流程 數(shù)字后端設計流程 4 布圖 布圖步驟主要完成宏單元的放置，電源規(guī)劃以及PAD的擺放，布圖影響到整個設計的繞線難易以及時序收斂。 數(shù)字前端設計流程 13 形式驗證 ?靜態(tài)時序分析檢查了電路時序是否滿足要求，而形式驗證檢查了電路功能的正確性。 ?當特征尺寸降低時，此種估計方法越來越不準確，所以可以使用 physical synthesis技術。 ?仍然采用 wire load model來估算電路時序。 數(shù)字前端設計流程 7 使用 DC綜合 ?關于延時計算將在靜態(tài)時序分析部分詳細介紹。 數(shù)字前端設計流程 6 使用 DC綜合 綜合不僅僅要求功能，也要求時序！ ?綜合具有一定條件，如工作頻率、電路面積等。此種方法仿真時間短，覆蓋率高，為業(yè)界普遍采用的方式。 模擬電路設計的迭代次數(shù)甚至更多。 數(shù)字后端設計。數(shù)字后端流程與工具 電子科技大學通信學院 111教研室 版權所有 Notes ?本 PPT內容是整個 DDC項目組的集體學習研究成果 ?感謝已經畢業(yè)的曾經參與后端項目的師兄師姐，以及各位老師。以生成可以布局布線的網表為終點。 算法模型 c/matlab code RTL HDL vhdl/verilog NETLIST verilog Standcell library 綜合工具根據基本單元庫的功能 時序模型，將行為級代碼翻譯成具體的電路實現(xiàn)結構 LAYOUT gds2 基于 standcell的 ASIC設計流程 布局布線工具根據基本單元庫的時序 幾何模型，將電路單元布局布線成為實際電路版圖 對功能，時序，制造參數(shù)迚行檢查 TAPEOUT Contents 基于標準單元的 ASIC設計流程 1 數(shù)字前端設計 (frontend) 2 數(shù)字后端設計 (backend) 3 Q A 4 3 教研室 ASIC后端文件歸檔 數(shù)字前端設計流程 1 綜合 RTL file 布局布線前靜態(tài)時序分析 形式驗證 NETLIST Meet requirements？ YES NO 整個 ASIC設計流程都是一個迭代的流程，在任何一步不能滿足要求，都需要重復乊前步驟，甚至重新設計RTL代碼。 ?形式驗證 +靜態(tài)時序分析。 ?標準單元庫中對于某一種功能的門電路具有不同版本，分別對應不同驅動能力。 ?使用 wire load model來估算延時。 ?在 ASIC流程中對于電路迚行任何修改過后都應該使用 STA工具檢查其時序，以保證電路時序滿足要求。 ?端到端路徂： ?寄存器輸出 寄存器輸入 ?寄存器輸出 輸出端口 ?輸入端口 寄存器輸出 ?延時采用標準單元庫查表迚行運
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