可編程邏輯器件-全文預(yù)覽
【正文】 1 0 0 0 1 1 1 0 0 0 0 0 1 0 0 0 0 1 1 0 1 0 0 0 0 1 0 0 1 1 1 1 0 1 1 1 0 0 1 0 0 1 1 1 1 1 1 1 0 0 0 0 1 F0=I0 F1=0 F2=I1I0 F3=I2I1I0+I2I1I0 F4=I2I1I0+I3I2I0+I3I2I0 F5=I3I2I0+I3I2I1 F6=I3I2+I3I2I1 F7=I3I2I1 =P0 =P1 =P2+P3 =P4+P5+P6 =P5+P7 =P8+P7 =P7 點(diǎn)陣圖 P0=I0 P1=I1I0 P2=I2I1I0 P3=I2I1I0 P4=I2I1I0 P5=I3I2I0 P6=I3I2I0 P7=I3I2I1 P8=I3I2 F0=P0 F2=P1 F3=P2+P3 F5=P5+P7 F6=P8+P7 F7=P7 F1=0 F4=P4+P5+P6 PLA容量 與陣列 : 8x9 或陣列 :8x9 2N(輸入數(shù) ) M(輸出數(shù) ) P項(xiàng)數(shù) 總點(diǎn)數(shù) :144 I 0 I 1 I 2 I 3 P 0 P 1 P 2 P 3 P 4 P 5 P 6 P 7 P 8 F0 F1 F2 F3 F4 F5 F6 F7 存入信息表的 PLA P0=I0 P1=I1I0 P2=I2I1I0 P3=I2I1I0 P4=I2I1I0 P5=I3I2I0 P6=I3I2I0 P7=I3I2I1 P8=I3I2 F0=P0 F2=P1 F3=P2+P3 F5=P5+P7 F6=P8+P7 F7=P7 F1=0 F4=P4+P5+P6 F0F2F3F4F5F6F7F1 I0I1I2I3 P0 P1 P2 P3 P4 P5 P6 P7 P8 VCC PLA的特點(diǎn) ?與陣列可編 ROM的譯碼器是完全譯碼器。 因?yàn)?Cg存在漏電，需要對(duì) Cg上的信息定時(shí)刷新。可見， 在讀位線上獲得的電平和柵極 電容 Cg上的電平是相反的。 讀字線控制 VT2管 ， 寫字線控制 VT1管 。 Yj=1時(shí)， VT VT8 導(dǎo)通，數(shù)據(jù)端 D、和位線接 通，并通過三態(tài)門 G1～ G3進(jìn) 行讀（輸出）、寫（輸入） 等操作。 1 0 0 0 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 1 1 0 1 0 1 1 0 1 0 0 0 1 1 0 1 0 1 1 0 0 0 0 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 1 0 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 1 1 1 0 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 0 1 0 1 1 0 1 1 1 0 1 0 1 0 1 1 0 0 1 1 1 0 1 0 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 0 1 1 0 1 1 0 0 1 0 0 1 1 0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 0 a b c d e f g h D C B A 顯 示 輸 出 輸 入 電路圖 EN 【例 2】 試用 ROM產(chǎn)生如下的一組多輸出邏輯函數(shù) Y1=DCB+DCB Y2=DCBA+CBA+DCBA Y3=DCBA+DCBA Y4=DCBA+DCBA 解：將原式化為最小項(xiàng)之和的形式 Y1=DCBA+DCBA+DCBA+DCBA=m2+m3+m6+m7 Y2=DCBA+DCBA+DCBA+DCBA=m6+m7+m10+m14 Y3=DCBA+DCBA=m4+m14 Y4=DCBA+DCBA=m2+m15 點(diǎn)陣圖 Y1=DCBA+DCBA+DCBA+DCBA=m2+m3+m6+m7 Y2=DCBA+DCBA+DCBA+DCBA=m6+m7+m10+m14 Y3=DCBA+DCBA=m4+m14 Y4=DCBA+DCBA=m2+m15 D C B A m0 m1 m2 m14 m15 字符發(fā)生器 字符： 0、 1點(diǎn)陣組成 例如：字母 E 1 1 1 1 1 1 0 0 0 0 1 0 0 0 0 1 1 1 1 0 1 0 0 0 0 1 0 0 0 0 1 1 1 1 1 7x5點(diǎn)陣 ?7x5 ROM 計(jì) 數(shù) 器 CK 譯 碼 器 RAM按著工作原理分為 : 隨機(jī)存儲(chǔ)器 1. 靜態(tài)隨機(jī)存儲(chǔ)器 SRAM 2. 動(dòng)態(tài)隨機(jī)存儲(chǔ)器 DRAM 一、靜態(tài) RAM的結(jié)構(gòu)和工作原理 地址譯碼器讀寫控制電路存儲(chǔ)矩陣A0A1A1n數(shù)據(jù)輸入/輸出（I/ O）片選（ ） CS讀/寫控制 （ ） R/W1V2V3V4VDDV5V6V7V8VENENENDiXjBjBD1Y 列線位線位線存儲(chǔ)單元G3 G2G1/ OI/ WR 行線 （ 1）靜態(tài)存儲(chǔ)單元 圖中 VT1～ VT4構(gòu)成 RS觸發(fā)器，用 以存儲(chǔ)二進(jìn)制信息。 內(nèi)存 細(xì)分 信息存取方式 特點(diǎn) 用途 ROM結(jié)構(gòu) 字線 位線 4字 4位 存儲(chǔ)體 輸出緩沖器 W0 W1 W2 W3 A0 A1 B3 B2 B1 B0 F3 F2 F1 F0 地址譯碼器 地址 ROM的 工作原理 0 0 1 1 0 0 0 1 1 1 0 0 導(dǎo)通 導(dǎo)通 存儲(chǔ)矩陣是一個(gè)“或”邏輯陣列 100 WWD ?? 311 WD ? 3202 WWWD ??? 313 WWD
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