【正文】 begin KH2L_f1 = 139。reg KH2L_g3。 //檢測(cè)按鍵電平reg KH2L_g1。b100_000, finish = 639。b000_010, third = 639。 end else //密碼輸入錯(cuò)誤 begin correct = 0。 //初始密碼666666always (posedge clk or negedge Rst) //判斷輸入密碼是否正確 if(!Rst) begin correct = 0。 update = 539。reg same。reg error。output correct。input [3:0] key_out。 endcase assign Duan_date = rDuan。 439。 439。 439。 439。 439。 439。 end else case(Number_date) 439。b1110_111。b1111_011, _p = 739。b1011_011, _6 = 739。b0110_000, _2 = 739。input [3:0] Number_date。 else if (cur_state == finish) Inputpd = Number_sig。d10)) next_state = sixth。 end else next_state = sixth。amp。amp。d10)) begin Number_sig[19:16] = key_out。d10)) next_state = fourth。 end else next_state = fourth。amp。amp。d10)) begin Number_sig[11:8] = key_out。d10)) next_state = second。 end else next_state = second。amp。amp。d10)) begin Number_sig[3:0] = key_out。d10)) next_state = first。amp。b0000_1100_1101_1110_0000_0000。b0。b0。b0。 KH2L_g3 = KH2L_f3。 KH2L_g1 = KH2L_f1。b1。b1。b1。wire H2L_sig1。reg KH2L_f2。always (posedge clk or negedge Rst)begin if(!Rst) cur_state = first。b00010, forbid = 539。b100_000, finish = 639。b000_010, third = 639。reg [5:0] cur_state。output [23:0] Number_sig。input [2:0] key_mem。 endcase end endcase end endmodule****************************************************************************************** //輸入******************************************************************************************module In_put (clk,Rst,key_mem,Number_sig,key_out,Inputpd,correct,error,main_state)。b011 : key_out = 439。d0。b110 : key_out = 439。 endcase end 239。 key_mem = 339。b101。 end 339。b110 : begin key_out = 439。 endcase end 239。 key_mem = 339。b101。 end 339。b110 : begin key_out = 439。 endcase end 239。 key_mem = 339。b101。 end 339。b110 : begin key_out = 439。 else case(Q) 239。 end endalways ( posedge _20clk ) begin Q = Q + 139。 end else begin counter = counter + 139。reg _20clk。output [2:0] key_mem。 input Rst。passwd M4( .clk(clk), .Rst(Rst), .key_out(key_out), .Inputpd(Inputpd), .main_state(main_state), .key_mem(key_mem), .correct(correct), .error(error), .same(same))。wire [23:0] Inputpd。wire error。wire [3:0] scan。input Rst。在這個(gè)過(guò)程中，我們熟練掌握了如何將抽象的狀態(tài)變化繪制成狀態(tài)轉(zhuǎn)移表。通過(guò)這次課程設(shè)計(jì)，我體會(huì)到了編程的樂(lè)趣，當(dāng)你長(zhǎng)時(shí)間困擾在一個(gè)問(wèn)題上，突然間的一個(gè)奇思妙想就可以解決問(wèn)題或者實(shí)現(xiàn)一個(gè)以前實(shí)現(xiàn)不了的功能，就是這種偶爾的驚喜使得我堅(jiān)持了下來(lái)。之后我們決定每一功能模塊均通過(guò)程序來(lái)實(shí)現(xiàn)，并自動(dòng)生成狀態(tài)圖及邏輯圖。在編譯無(wú)錯(cuò)誤后，通過(guò)quartus 2軟件自帶的波形仿真功能檢測(cè)模塊功能是否實(shí)現(xiàn)。在 中仿真出時(shí)序邏輯圖，并驗(yàn)證程序的正確性。將譯碼輸出與掃描模塊產(chǎn)生的掃描時(shí)序共同作用于六位數(shù)碼管。3) 密碼輸入正確，但密碼修改失敗按下“”鍵，進(jìn)行密碼輸入（main_state由00001變?yōu)?1000），此時(shí)correct為1說(shuō)明密碼輸入正確。再按下“”鍵，重新返回waits狀態(tài)（由00100變?yōu)?0001）。摁下“*”鍵進(jìn)入“Update”狀態(tài)，輸入兩次密碼然后摁“”鍵進(jìn)行確定，若兩次密碼不相同則Update失敗，重新返回到“Pass”狀態(tài)。當(dāng)狀態(tài)變?yōu)?1000時(shí)，即in_put輸入密碼Inputpd為001001100110011001100110即266666，correct為1說(shuō)明密碼修改成功并開(kāi)鎖。2. 模塊框圖比較器相同不同存 儲(chǔ)寄存器返回輸入前狀態(tài)第一次輸入寄存器第二次輸入寄存器輸入輸入比較器輸入寄存器存儲(chǔ)寄存器輸入輸入不同相同判斷密碼正確3. 仿真結(jié)果main_state為10000即update狀態(tài)，按鍵六次輸入值為0110,0110,0110,0110,0110,0010，第二次輸入相同。(三) 密碼判斷及更改1. 原理密碼判斷模塊：通過(guò)比較器將輸入寄存器與存儲(chǔ)寄存器中的數(shù)據(jù)進(jìn)行比較，如果數(shù)據(jù)相同，則判斷密碼正確。第四次輸入值為1010，即刪除鍵。比較器內(nèi)部通過(guò)多位異或門(mén)實(shí)現(xiàn)。(二) 輸入模塊1. 原理設(shè)置兩個(gè)寄存器，一個(gè)作為用戶所想設(shè)置密碼的密碼寄存器。動(dòng)作行輸入列輸入狀態(tài)命名編碼輸出按下“0”鍵0111101S00000按下“1”鍵1110110S10001按下“2”鍵1110101S20010按下“3”鍵1110011S30011按下“4”鍵1101110S40100按下“5”鍵1101101S50101按下“6”鍵1101011S60110按下“7”鍵1011110S70111按下“8”鍵1011101S81000按下“9”鍵1011011S91001按下“”鍵0111011S101010按下“*”鍵0111110S1110114. 仿真結(jié)果Key_in代表按鍵按下與否情況，Key_mem將其記錄并輸出，scan為行掃描信號(hào)，Key_out為按鍵輸出值。三、 設(shè)計(jì)總框圖四、 各模塊說(shuō)明(一) 鍵盤(pán)掃描模塊1. 原理通過(guò)時(shí)序信號(hào)產(chǎn)生脈沖，不間斷地向矩陣鍵盤(pán)的行輸入1110110110110111的循環(huán)序列。2. 輸出信號(hào)通過(guò)譯碼器得到的顯示器顯示信息，開(kāi)關(guān)鎖動(dòng)作。2. 模塊框圖時(shí)序信號(hào)4*3鍵盤(pán)寄存器 比較行列行3. 狀態(tài)表此模塊只需要通過(guò)編碼器實(shí)現(xiàn)即可，假定前四位表示各行掃描結(jié)果，后三位表示各列掃描的結(jié)果。其它狀態(tài)依此類(lèi)推。若相同則輸出“open”，反之，輸出“error”。第三次輸入值為0001，Number_sig第8到11位將其保存。3) 密碼輸入錯(cuò)誤Correct=1說(shuō)明密碼輸入正確，Number_sig的值為110111111111000011110000，Number_sig的值通過(guò)七段顯示譯碼器之后將使數(shù)碼管顯示ERROR0。如果數(shù)據(jù)不同，則返回?cái)?shù)據(jù)輸入前的數(shù)據(jù)等待狀態(tài)。按“”鍵確認(rèn)后。若密碼輸入正確則進(jìn)去“Pass”狀態(tài)，否則進(jìn)入“Forbid”狀態(tài)，這時(shí)若摁下“”鍵，則重新返回“Waits”狀態(tài)。main_state變?yōu)閒orbid狀態(tài)（由01000變?yōu)?0100）。按下“*”進(jìn)行密碼修改，由00010變?yōu)?0000修改正確，主狀態(tài)重新返為wait。(五) 顯示1. 原理這里的選擇24位數(shù)碼管控制模塊，將24位拆分為六組四位編碼輸入七段譯碼器。綜合以上，此時(shí)第一個(gè)數(shù)碼管顯示為1，之后第二個(gè)數(shù)碼管顯示為2，第三個(gè)數(shù)碼管顯示為3……五、 驗(yàn)證方案采取自上而下的設(shè)計(jì)方案，首先將題目要求拆分成各大模塊，然后通過(guò)編寫(xiě)Verilog語(yǔ)言的程序?qū)崿F(xiàn)各模塊的功能。之后，我們通過(guò)編寫(xiě)Verilog程序?qū)崿F(xiàn)每一模塊的功能。但是因?yàn)闋顟B(tài)之間轉(zhuǎn)換的復(fù)雜性，無(wú)法實(shí)現(xiàn)。這個(gè)題目的程序是我這將近一個(gè)月的心血，每一行都是經(jīng)過(guò)思考后寫(xiě)下的。程序編寫(xiě)的