【正文】 y_press(_10ms,KEY,Keydone)。 end else begin t=t+839。 HH=439。b0。b0。output [3:0]HL,HH。 ML=t%10。 end else begin co=139。 ML=439。d59) begin t=839。b0。reg co。b0。 SH=t/10。b0。d0。d0。t=839。(!BT2)) begin SL=439。b0。b0。output [3:0]SL,SH。input[3:0]mode_flag。 Q4=Q4+139。 Q2=Q2+139。d0。d0。d0。d0。 Q4=3239。 Q2=3239。 reg _1HZ,_10ms,_250ms,_500ms。//通過模式選擇數(shù)碼管顯示 LED_mode u19(mode_flag,SH24,SL24,SH,SL)。 //1224小時(shí)切換boshi u15(HH,HL,MH,ML,SH,SL,_1HZ,bao_signal)。display_LED u11(DSL,SL)。 //小時(shí)計(jì)時(shí) SEG7_LUT u7(DML,ML)。 //調(diào)節(jié)按鈕去除抖動mode u3(Keydone1,mode_flag)。b0。 wire Keydone2。 wire [3:0] HH12,HL12,HH24,HL24,MH24,ML24,SH24,SL24。 //4個(gè)數(shù)碼管顯示輸入信號 output dian,bao_signal,nao_signal。附代碼：總模塊：module clock(clk,reset,MODE,Alarm_ctr,BT2,H12_24,DSH,DSL,DMH,DML,DHH,DHL,dian,bao_signal,nao_signal)。對于這種語言的學(xué)習(xí)也有了很大的幫助。數(shù)碼管一開始不變化，說明計(jì)數(shù)沒有進(jìn)行，是由于分鐘的輸入脈沖信號錯(cuò)誤引起。（2）Verilog HDL語言編寫時(shí)的語法問題。h9:s_out=439。439。b0110。h5:s_out=439。439。b0010。439。wire [3:0]s_out1。 //由于是共陰極數(shù)碼管，低電平顯示，所以取反Endmodule 二、LED顯示 ：module display_LED(s_out,s_int)。439。b00000111。h6: oSEG = 839。439。b01001111。h2: oSEG = 839。439。 wire [7:0]oSEG1。 代碼如下： module SEG7_LUT(oSEG1,iDIG)。d1。d0。d2。amp。 reg [3:0] HH12,HL12。如果撥上切換顯示檔，則切換顯示。b0。amp。b0。d59)amp。b0。b0。 if(Q=839。end //未達(dá)到，不產(chǎn)生 else if((signal)amp。amp。amp。 reg [16:0] Q。 input [3:0] HH24,HL24,MH24,ML24。如果鬧鐘檔處于關(guān)閉狀態(tài)，則不會產(chǎn)生鬧鐘響應(yīng)信號。 output co2。對應(yīng)代碼：module set_naozhong(co111,co222,set_HH,set_HL,set_MH,set_ML,co2)。 co22=co2。 co11=co1。 if(~BT2) co222=_250ms。 //沒有按鍵，正常計(jì)時(shí) co22=co2。 end end 439。 always(mode_flag)begin case (mode_flag) 439。 //調(diào)節(jié)按鈕，時(shí)鐘信號，正常計(jì)時(shí)分鐘脈沖信號， 正常計(jì)時(shí)小時(shí)脈沖信號，鬧鐘設(shè)置分鐘進(jìn)位信號。b0。 always (negedge MODE )begin //如果檢測到有按鍵按下mode_flag = mode_flag+ 439。模式產(chǎn)生：module mode (MODE,mode_flag)。0001為小時(shí)調(diào)鐘模式，mode_flag=439。 （3） 、模式選擇模塊 ：同過一個(gè)模式檔按鍵MODE，按一下產(chǎn)生對應(yīng)一種模式mode_flag，并且可以循環(huán)。 //秒各位 end end end endmodule 分計(jì)時(shí)和小時(shí)計(jì)時(shí)代碼和上述類似，不再舉出。 t=t+839。 co=139。 SH=439。d0。d0。endelse if((mode_flag==439。 SH=439。 //輸出秒計(jì)時(shí)的十位、各位reg[3:0]SH,SL。output co=139。如果有復(fù)位信號，則時(shí)分秒全部清零。d1。d24999999) begin Q1=3239。對于其他信號也是如此，只是計(jì)數(shù)值不一樣，得到的分頻信號不同。（6） 有復(fù)位按鍵，復(fù)位后時(shí)間從零開始計(jì)時(shí)，但鬧鐘設(shè)置時(shí)間不變。 課程設(shè)計(jì)目標(biāo) 1. 熟悉并掌握verilog 硬件描述語言2. 熟悉quartus 軟件開發(fā)環(huán)境3. 學(xué)會設(shè)計(jì)大中規(guī)模的數(shù)字電路，并領(lǐng)會其中的設(shè)計(jì)思想 二、課程設(shè)計(jì)實(shí)現(xiàn)的功能（1） 設(shè)計(jì)一個(gè)數(shù)碼管實(shí)時(shí)顯示時(shí)、分、秒的數(shù)字時(shí)鐘（24小時(shí)顯示模式）；（2） 可以調(diào)節(jié)小時(shí)，分鐘。（5） 有整點(diǎn)報(bào)時(shí)功能，幾點(diǎn)鐘LED燈閃亮幾下。通過計(jì)數(shù)的方式，當(dāng)計(jì)數(shù)從0開始到24 999999時(shí)，1HZ信號取反一次，計(jì)數(shù)又從0開始，如此循環(huán)，就可以得到1HZ脈沖信號。 end else if(Q1=3239。 end else begin Q1=Q1+139。小時(shí)計(jì)數(shù)：脈沖信號來臨時(shí)，計(jì)數(shù)加1，達(dá)到23后在下一個(gè)脈沖的作用下清零，從新計(jì)時(shí)。input[3:0]mode_flag。output [3:0]SL,SH。d0。d0。(!BT2)) begin// 如果分鐘調(diào)節(jié)，秒清零 t=839。 SL=439。d0。d0。b0。 //秒十位 SH=t/10。hour u6(co22,reset,HH24,HL24)。0000為正常顯示計(jì)時(shí)，mode_flag=439。0100為鬧鐘分鐘設(shè)置模式。 reg [3:0]mode_flag。b0101) //到最后一個(gè)模式后返回第一的模式mode_flag = 239。 //輸入模式方式，響應(yīng)對應(yīng)操作 input BT2,_250ms,co1,co2,set_co2。 reg co11,co22,co111,co222。 //沒有按鍵，正常計(jì)時(shí) co11=co1。end else begin co11=co1。 co11=co1。b0100: begin co22=co2。 end default :begin co11=co1。b0100時(shí)，有設(shè)置信號輸入時(shí)，則開始設(shè)置。 //輸出相應(yīng)的鬧鐘設(shè)置時(shí)間 supply1 Vdd。 endmodule 二、鬧鐘響應(yīng)：當(dāng)正常計(jì)時(shí)達(dá)到鬧鐘設(shè)置得時(shí)間后，通過比較二者之間的時(shí)間，相等，則產(chǎn)生一個(gè)鬧鐘允許響應(yīng)信號，在鬧鐘開關(guān)打開和鬧鐘允許響應(yīng)信號同時(shí)滿足的情況下，則產(chǎn)生鬧鐘響應(yīng)信號，并送到相應(yīng)的鬧鐘設(shè)備LED燈。 input [3:0] set_HH,set_HL,set_MH,set_ML。 reg nao_signal。(Alarm_ctr))begin if((set_HH==HH24)amp。(set_MH==MH24)amp。b0。 //產(chǎn)生鬧鐘響應(yīng)信號 Q=Q+nao_signal。 signal=139。 nao_signal=139。部分代碼如下： always(posedge _500ms)begin if(((SH*10+SL)==839。d59))begin Q1=739。end //允許報(bào)時(shí) else if((Q110*HH+HL)amp。