【正文】 ne FPGA_CHECK_SUM_REG2 FPGA_REG(0x0B) //累加和define FPGA_RESERVED_REG2 FPGA_REG(0x0C) //保留define FPGA_BAUND_RATE_H_REG2 FPGA_REG(0x0D) //波特率寄器高define FPGA_BAUND_RATE_L_REG2 FPGA_REG(0x0E) //波特率寄器低define FPGA_CTRL_REG2 FPGA_REG(0x0F) //控制寄存器定義物理地址及RAM區(qū)長度。３、FPGA端接收流程FPGA端接收流程如下： RS485接收流程圖CPU讀FIFO流程：首先進入中斷服務(wù)，CPU接收到中斷信號，將數(shù)據(jù)從FIFO讀出，之后讀取校驗標志并校驗標志，F(xiàn)PGA發(fā)出信號“接收完成”等于0，再向上層提供數(shù)據(jù)緩沖區(qū)以及校驗等標志位，完成數(shù)據(jù)讀取之后，中斷返回，結(jié)束。(4)S485_4B5B_RECV：接收模塊端口說明：clk ：接收模塊主時鐘rst：復(fù)位rxd：數(shù)據(jù)接收端wren：接收FIFO寫使能wr：接收FIFO寫q： 接收FIFO輸入數(shù)據(jù)作用：接收數(shù)據(jù)，并寫入接收FIFO，供MCU讀收到的數(shù)據(jù)（自動按幀頭幀尾解碼，實現(xiàn)幀同步）接收數(shù)據(jù)波特率由該模塊的輸入主時鐘決定 BAUD = CLK/10。如果該寄存器值為BAUD，當前計算公式為：BAUDRATE = 400MHz / 10 /(BAUD + 1),使用LVDS同步時鐘時，計算方式改變，且僅作用于接收模塊。 ３、CPU接口設(shè)計由于CPU是直接把FPGA作為外接的靜態(tài)存儲器，因此LPC3250端接口相對簡單，主要是高速總線需要加緩沖器件。其輸出端的電壓被轉(zhuǎn)換成了平滑直流且無交流諧波分量，輸出阻抗為0，抑制能力強，為施密特觸發(fā)器提供了穩(wěn)定的輸入?？梢詫⒕徛兓妮斎胄盘栟D(zhuǎn)化成嚴格定義，無抖動的輸出信號。該器件是一個集電極開路輸出，主要應(yīng)用于TTL到LSTTL或LSTTL、5V CMOS，線性接收器，數(shù)據(jù)傳輸，數(shù)據(jù)復(fù)用，開關(guān)電源，計算機外圍設(shè)備接口等。還有一個作用是增強總線的驅(qū)動能力以及電平轉(zhuǎn)換。74LVCH162245是一個16位收發(fā)器且具有3態(tài)總線兼容輸出發(fā)送和接收方向，輸入輸出電壓為5V。為了適應(yīng)電壓參考的I/O標準，該芯片I/O接口有兩個個單獨的VREF總線。485端的總線與CPU端總線連接如下圖所示： 485端的總線與CPU端總線連接，E485_nCS的輸入信號是低電平，數(shù)據(jù)就是從B總線傳向A總線。SN74LVCC3245雙向電平轉(zhuǎn)換器有下列的特點：（1）雙向電壓轉(zhuǎn)換；（2）。輸出允許引腳OE可以被用來禁用某些器件，這樣可以對總線有效隔離。其布爾運算為： 或者： 74HC00真值表其片選連接方法如下圖所示： LPC3250片選信號由圖可知片選信號EMC_nCS3第12號和第13號接口分別輸入低電平通過該邏輯運算器后從11號輸出高電平，并且作為4號接口輸入高電平，而5號接口輸入的是高電平那么6好接口輸出低電平輸出，也就是說CAN_nCS片選信號是低電平；1號接口輸入的是高電平和2號接口輸入高電平，那么3號接口輸出的是低電平，所以E485_nCS片選信號為低電平。 ２、FPGA器件接口設(shè)計對于CPU端的外圍器件的選擇，采用的是CS片選信號，它用來區(qū)別總線上的數(shù)據(jù)和地址由哪個芯片處理，一般是在劃分地址空間時，由邏輯電路產(chǎn)生的，一般開路輸入管腳呈現(xiàn)為高電平，因此片選信號絕大多數(shù)情況下是一個低電平。MAX3088的驅(qū)動器的擺率是沒有限制的，使傳輸速度高達10Mbps的可能。另外，由于它的設(shè)備標準化和功能模塊化，因而還具有設(shè)計簡單，易于重構(gòu)等優(yōu)點。現(xiàn)場總線具有實時性、互操作性、互換性、開放性、現(xiàn)場設(shè)備的智能化與功能自治性、經(jīng)濟性、安全和可靠的優(yōu)點。RS485數(shù)據(jù)信號采用的是差分傳輸方式，且抗噪聲干擾性號，且在傳輸線上接終端電阻。而隨著近幾年現(xiàn)場總線的發(fā)展，直接使用現(xiàn)場總線的產(chǎn)品作為現(xiàn)場I/O模塊和主處理模塊的連接已經(jīng)很普遍了，比如：CAN、Profibus等等。并且隨著交換技術(shù)的采用，更使以太網(wǎng)在多節(jié)點可以同時訪問。由于DCS是由各種不同功能的站組成的，這些站之間必須實現(xiàn)有效的數(shù)據(jù)傳輸，以實現(xiàn)系統(tǒng)總體的功能，因此系統(tǒng)的實時性、可靠性和數(shù)據(jù)通信能力關(guān)系到整個系統(tǒng)的性能，隨著以太網(wǎng)技術(shù)逐步成熟，以太網(wǎng)被直接選做系統(tǒng)網(wǎng)絡(luò)。為了DCS掉電后SAM能夠保存實時數(shù)據(jù)，一般的主控制器都設(shè)置有使能開關(guān)，用于接通或關(guān)斷SRAM的后備電池。 DCS控制系統(tǒng)冗余通信網(wǎng)絡(luò)固態(tài)盤或Flash存儲器：用于保存主控制器的操作系統(tǒng)、用戶控制算法文件等信息?？刂凭W(wǎng)絡(luò)（CNET）接口：CNET接口是主控制器與I/O進行數(shù)據(jù)交換的網(wǎng)絡(luò)接口。２、DCS控制器硬件部分，從圖中可得，主控制器主要有CPU、系統(tǒng)網(wǎng)絡(luò)接口、控制網(wǎng)絡(luò)接口、主從冗余控制邏輯、掉電保持SRAM及電源電路組成。在控制器中一般保存有各種基本控制算法，如PID、微分、積分、超前滯后、邏輯運算、模糊控制及先進控制等控制算法程序。 SIC寄存器APR和ATR必須配置為每個中斷引腳中斷模式。所有中斷都可以被編程為一個特定的極性。中斷控制器是通過FAB總線訪問的，中斷控制器的內(nèi)部連接，： 中斷控制器內(nèi)部連接圖如圖所示，中斷控制器的輸入是異步的，在加工前同步。LPC3250可工作在高于266MHz的CPU頻率下。配置就是從與某個實體對應(yīng)的多個結(jié)構(gòu)體重選定一個作為具體實現(xiàn)。結(jié)構(gòu)體定義了設(shè)計實體的具體功能實現(xiàn)，規(guī)定了設(shè)計實體的數(shù)據(jù)流程，制定了實體內(nèi)部元件的連接關(guān)系。實體是設(shè)計中最基本的模塊，描述設(shè)計實體的外部接口特性。在對一個設(shè)計實體定義了外部界面后，只要完成內(nèi)部開發(fā)，其他的設(shè)計就可以直接調(diào)用這個實體。Altium Designer拓寬了板級設(shè)計的傳統(tǒng)界面，全面集成了FPGA設(shè)計功能，從而允許工程設(shè)計人員能將系統(tǒng)設(shè)計中的FPGA與PCB設(shè)計及嵌入式設(shè)計集成在一起。QuartusⅡ軟件支持基于VHDL與Verilog HDL等硬件描述語言的設(shè)計和基于圖形的設(shè)計，內(nèi)部嵌有VHDL和Verilog HDL的邏輯綜合器，也支持利用第三方的綜合工具進行邏輯綜合。布線資源可以分為全局性的專用布線資源；長線資源；短線資源；在邏輯單元內(nèi)部還有著各種布線資源和專用時鐘、復(fù)位等控制信號線。通過寄存器FPGA可以完成同步時序邏輯設(shè)計。FPGA器件已成為當今的主要的可編程邏輯器件之一了，資源更加多樣，使用也越來越方便。FAT, TFAT, 對象存儲Windows媒體播放器，WMA，MP3ASPVoIP, RTC, SIP多語言支持（２）網(wǎng)絡(luò)與無線連接支持產(chǎn)品級OAL（PQOAL）,包括一系列庫文件與源代碼。ARM模擬器與多個平臺的模板以往的CE操作系統(tǒng)的部分內(nèi)核模塊式使用單獨進程，以便提高性能，減少系統(tǒng)開銷，統(tǒng)一內(nèi)核接口。還要通過Altium Designer對硬件進行設(shè)計研究以及連接。終端匹配電阻并聯(lián)在 RS485 傳輸網(wǎng)絡(luò)的兩個端點 AB 引腳之間。平衡雙絞線的長度與傳輸速率成反比，速度越高使用的雙絞線長度越短。參見圖 所示?！笆鼓堋毙盘栍糜诳刂瓢l(fā)送發(fā)送器與傳輸線的切斷與連接，當“使能”端起作用時，發(fā)送發(fā)送器處于高阻狀態(tài)，稱作“第三態(tài)”，它是有別于邏輯“1”與“0”的第三種狀態(tài)。RS485數(shù)據(jù)信號采用差分傳輸方式，也稱作平衡傳輸，它使用一對雙絞線，分別將兩線定義為A和B，如圖 ?，F(xiàn)在，計算機技術(shù)、微電子技術(shù)及管理信息技術(shù)等高速發(fā)展，促使第四代DCS的形成及發(fā)展。分布式控制系統(tǒng)采用微處理機分別控制各個回路，通過高速數(shù)據(jù)通道，各回路之間和上下級之間交換信息。由多臺計算機分別控制生產(chǎn)過程中多個控制回路，同時又可集中獲取數(shù)據(jù)、集中管理和集中控制的自動控制系統(tǒng) 。第四代DCS基本上實現(xiàn)了全場實時控制，SCADA監(jiān)控和MES的絕大部分功能。只規(guī)定了平衡發(fā)送器和接收器的電特性作為RS485 標準，沒有規(guī)定接插件、傳輸電纜和應(yīng)用層通信協(xié)議。在 RS485 器件中，一般還有一個“使能”控制信號。在接收發(fā)送器的接收平衡線上，電平范圍通常在 200mV至 6V 之間。通常，RS485 網(wǎng)絡(luò)采用平衡雙絞線作為傳輸媒體。在短距離、或低波特率波數(shù)據(jù)傳輸時可不需終端匹配電阻。所以本任務(wù)就需要采用VHDL語言在FPGA上實現(xiàn)協(xié)議控制為基礎(chǔ)的RS485通信接口電路擴展以及軟件。對操作系統(tǒng)進行了重新設(shè)計，每個進程都可以支持2GB虛擬內(nèi)存（以往支持32MB），可以同時運行的進程數(shù)達到32000個（以往只有32個）。Windows CE支持的模塊包括：（１）快速的系統(tǒng)與應(yīng)用程序開發(fā)390萬條開源源代碼，內(nèi)核全部開源產(chǎn)品級別的驅(qū)動與BSP包SOAP, OBEX, LDAP客戶端Telnet, FTP, SMB, CIFS, MSMQDirectDraw, DirectShow, Direct3D數(shù)字版權(quán)管理（５）存儲與文件系統(tǒng)支持CEDB,EDB數(shù)據(jù)庫ＦＰＧＡ概述FPGA是一種可編程邏輯器件，現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）的出現(xiàn)是可編程邏輯器件發(fā)展變化的必然，并且它還推動了可編程邏輯器件的進一步發(fā)展。FPGA內(nèi)部寄存器可配置為帶同步/異步復(fù)位和置位、時鐘使能的觸發(fā)器，也可以配置成為鎖存器。(4)豐富的布線資源布線資源連通FPGA內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。 QuartusⅡ的介紹Alter公司的QuartusⅡ軟件是一種集編輯、變異、綜合、布局布線、仿真與器件編程于一體的集成設(shè)計環(huán)境。這套軟件通過把原理圖設(shè)計、電路仿真、PCB繪制編輯、拓撲邏輯自動布線、信號完整性分析和設(shè)計輸出等技術(shù)的完美融合。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計或設(shè)計實體，分成外部和內(nèi)部，涉及實體的內(nèi)部功能和算法完成部分。從程序開始到結(jié)束，個部分結(jié)構(gòu)都具有特定的功能和語法結(jié)構(gòu)。每個實體都必須有至少一個結(jié)構(gòu)體與之相應(yīng)。在VHDL中數(shù)據(jù)類型、常量及子程序在實體聲明和機構(gòu)體內(nèi)定義，而這些數(shù)據(jù)類型、常量及子程序?qū)ζ渌O(shè)計實體是不可見的。NXP通過使用90納米的處理技術(shù)，將一個帶有矢量浮點協(xié)處理器的ARM926EJS CPU內(nèi)核與一系列包括USB OnTheGo在內(nèi)的標準外設(shè)結(jié)合起來，從而實現(xiàn)LPC3250的性能目標。LPC3250 含有1個主機中斷控制器（MIC）和2個從機中斷控制器（SIC），支持74個中斷源，高達18個外部中斷。SICs的四個中斷輸出連接到主中斷控制器（MIC）4個中斷輸入，其應(yīng)始終配置上的MIC輸入低電平有效水平。每個中斷源設(shè)置為產(chǎn)生一個IRQ或FIQ。DCS的控制功能由控制器來實現(xiàn)，是控制器的核心功能。這種系統(tǒng)網(wǎng)絡(luò)在任何情況下，網(wǎng)絡(luò)通信都不能中斷，大部分DCS還是采用雙總線、環(huán)形或雙重星型的網(wǎng)絡(luò)拓撲結(jié)構(gòu)?，F(xiàn)在DCS的系統(tǒng)網(wǎng)絡(luò)都采用了以太