【正文】 1 11 0 0 0 0 1 1 0 1 1 1 1 1 11 0 0 0 1 0 1 1 0 1 1 1 1 11 0 0 0 1 1 1 1 1 0 1 1 1 11 0 0 1 0 0 1 1 1 1 0 1 1 11 0 0 1 0 1 1 1 1 1 1 0 1 11 0 0 1 1 0 1 1 1 1 1 1 0 11 0 0 1 1 1 1 1 1 1 1 1 1 0四、實(shí)驗(yàn)步驟： 建立工程 encode，新建 VHDL 文件輸入以下代碼保存為 。連線時(shí) a(3..0) 、b(3..0)、ctl 分配的管腳連接撥碼開關(guān)，q(4..0)所對應(yīng)管腳連接 LED 指示燈。 并保存。 然后新建一個(gè) Block Diagramm/Schematic File 原理圖文件， ，在空白處雙擊添加生成的頂層原理圖，并連接 input、output（輸入輸出管腳）重命名后如圖 所示。a)b。039。039。end addsub4。use 。打開 文件，選擇 File? Creat/Update? Creat Symbol Files for Current Files 生成頂層符號文件。 輸入 輸出 實(shí)驗(yàn)結(jié)果Ci1 Bi Ai Di Ci Di LED Ci LED0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1實(shí)驗(yàn)五 四位向量加法/減法器一、實(shí)驗(yàn)?zāi)康脑O(shè)計(jì)并實(shí)現(xiàn)一個(gè)四位向量加法/減法器二、實(shí)驗(yàn)原理在前面的幾個(gè)實(shí)驗(yàn)中，我們已經(jīng)設(shè)計(jì)了單獨(dú)的加法器和減法器，那如何把它們通過一個(gè)設(shè)計(jì)就能實(shí)現(xiàn)呢？在這里，我們通過一個(gè) 4 位的向量加法/減法器來說明，對于多位的運(yùn)算器，其設(shè)計(jì)方法相同，不同的就是位寬不同。如圖 所示。VCCai INPUTVCCbi INPUTVCCci INPUTdiOUTPUTcoOUTPUTaibicidicofullsub1inst圖 頂層原理圖 建立仿真文件 點(diǎn)擊主工具欄上的 圖標(biāo)進(jìn)行半編譯，完成后新建一個(gè)波形仿真文件File?New?Verification/Debugging Files?Vector Vaveform File.,然后在左邊空白處雙擊左鍵添加仿真管腳。 co=(halfsub1_c or ci)。end ponent。 di,co:out std_logic)。end half1。 d,c:out std_logic)。 （參考實(shí)驗(yàn)一、二） 半減器程序library ieee。179。200。179。Di(189。168。253。187。247。171。245。247。235。實(shí)驗(yàn)記錄輸入 輸出 LEDCin Bi(7..0) Ai(7..0) Sum（7..0） Cout1 00000000 011101110 10001001 000000011 00000001 111111110 00110000 001100000 10001000 11110000實(shí)驗(yàn)四 全減器一、實(shí)驗(yàn)?zāi)康模涸O(shè)計(jì)并實(shí)現(xiàn)一個(gè)一位減法器二、實(shí)驗(yàn)原理： 半減器不考慮低位向本位的借位。功能仿真 選擇 Processing?Simulator Tool 在彈出對話框中在仿真模式中選擇”Functional” 然后點(diǎn)擊”Generate Functional Simulation Netlist”生成功能仿真的 Netlist，完成后點(diǎn)擊”Start” 按鈕開始仿真，然后點(diǎn)擊”Report” 來查看仿真結(jié)果。圖 添加原理圖符號 同步驟 3，繼續(xù)添加 input、output（輸入輸出）管腳，并重命名后如下圖 所示，并保存原理圖文件，命名為 （與工程名相同） 。 end aza2。 begin carry(0)=cin。architecture aza2 of addern is ponent fulladder_VHDL 聲明要調(diào)用的 1 位全加器 port(a,b,cin:in std_logic。 cin:in std_logic。保存為 （與實(shí)體部分名相同） library ieee。 architecture full1 of fulladder_VHDL is beginsum=(a xor b)xor cin。use 。)Ci圖 8 位全加器原理圖三、實(shí)驗(yàn)步驟： 在本實(shí)驗(yàn)中直接調(diào)用一位全加器模塊，程序如下：（程序中設(shè)變量 n，設(shè)計(jì)的是 n 位加法器，改變 n 的值，從而得到多位加法器。206。163。188。)Ci1 163。206。163。188。163。188。完成后得出以下現(xiàn)象。如圖 所示，如果在做上腳顯示有”No Hardware” 則需要安裝下載電纜，點(diǎn)擊 ”Hardware Setup”來安裝。圖 分配管腳VCCa INPUTVCCb INPUTVCCCin INPUTsumOUTPUTCoutOUTPUTabcinsumcoutfulladder_VHDLinstPIN_99PIN_69PIN_70PIN_71PIN_100圖 管腳分配完畢1保存頂層原理圖文件后進(jìn)行全編譯 。圖 仿真完成 然后點(diǎn)擊”Report” 來查看仿真結(jié)果。圖 添加仿真管腳(3) 添加仿真信號添加仿真信號如圖 所示，首先選中要添加信號的管腳，再利用左邊的工具欄的或 為其添加信號。 建立仿真文件 點(diǎn)擊主工具欄上的 圖標(biāo)進(jìn)行半編譯，完成后新建一個(gè)波形仿真文件File?New?Verification/Debugging Files?Vector Vaveform File.,然后添加仿真管腳如圖 所示。圖 保存 VHDL 程序生成頂層原理圖 選擇 File? Creat/Update? Creat Symbol Files for Current Files 生成頂層符號文件（如圖 所示） ，然后新建一個(gè) Block Diagramm/Schematic File 文件，在空白處雙擊在對話框中添加該 Symbol 文件（如圖 所示） 。 architecture full1 of fulladder_VHDL is 圖 新建 VHDL 文件 beginsum=(a xor b)xor cin。use 。228。228。187。169。211。168。187。169。211。168。211。一位全加器有三個(gè)輸入、兩個(gè)輸出。SW1 加數(shù) 0 1 1 0SW2 加數(shù) 0 0 1 1LED1 和 滅 亮 滅 亮LED2 進(jìn)位 滅 滅 亮 滅實(shí)驗(yàn)二 使用 VHDL 設(shè)計(jì)組合邏輯全加器一、實(shí)驗(yàn)?zāi)康氖褂?VHDL 語言設(shè)計(jì)并實(shí)現(xiàn)一個(gè)一位全加器。d=a nand b。sum,cout: out std_logic)。然后手動撥動開關(guān)就可以觀察半加器相加的和和進(jìn)位的情況。然后點(diǎn)擊 start，進(jìn)行功能仿真，成功后點(diǎn)擊 Report 查看結(jié)果如圖 所示：圖 半加器仿真結(jié)果 分配管腳 圖 分配管腳 選擇 Assignments ?Pins Planner 打開如圖 所示，并按圖中情況分配管腳，按照上圖所示分配管腳，并保存。用鼠標(biāo)將重要的端口節(jié)點(diǎn) a，b，s，co 分別加到右邊波形編輯窗口，結(jié)束后關(guān)閉 Nodes Found 窗口。（3）將工程的端口信號節(jié)點(diǎn)加入到波形編輯器中。通常設(shè)置的時(shí)間范圍在數(shù)十微秒間。具體步驟如下：（1）功能仿真新建波形編輯器。（5）編譯。將鼠標(biāo)移到 symbol 連線端口上，鼠標(biāo)變成圖示形狀，按下左鍵拖動鼠標(biāo)到另一個(gè)symbol 的連線端。（2）添加邏輯組件（Symbol）在原理圖左邊選擇 Symbol Tools 或在圖的空白處雙擊，彈出添加組件的對話框，如圖 所示。 圖 選擇芯片器件型號在 Family 下拉框中，我們選擇 Cyclone II 系列 FPGA，選擇此系列的具體芯片EP2C20Q240C8。兩個(gè)輸出 s，Co。 初步了解可編程邏輯器件設(shè)計(jì)的全過程。第三個(gè)選項(xiàng)功能是使用第 3 方工具運(yùn)行。圖 3)編澤運(yùn)行 C 程序。 右欄是對應(yīng)文件中關(guān)鍵項(xiàng)目名稱。點(diǎn)擊 OK 后將出現(xiàn)圖 所示的窗口( 以后進(jìn)入同一工程庫將不會出現(xiàn)該窗)。 圖 進(jìn)入集成開發(fā)環(huán)境 Nios II IDE 集成開發(fā)環(huán)境。如果實(shí)驗(yàn)系統(tǒng)的連接是正確的，在圖中的窗中的 Hardare 欄應(yīng)該看到測試到的 “ByteBlasterII”接口名，雙擊該名再退出該窗，就能在圖 212 窗的 Hardare Setup 按紐右側(cè)看到 ByteBlaster II [PT1]字樣。下載。回到原理圖模型窗口，在此原理圖編輯窗的空白處雙擊，將彈出元件“Symbol”窗口，點(diǎn)擊左側(cè)的元件庫欄中的 Project 項(xiàng)，選擇剛才生成好的 “Nios2”模塊，再點(diǎn)擊下方的 OK，即可將此元件雕入原理圖編輯窗中。點(diǎn)擊Generate 生成過程如圖 所示。選擇 ext sram 作為外部存儲單元中的軟件運(yùn)行的存圖 儲地址區(qū)域:Exception Address。為了保證所有組件的地址安排是合法的，如圖 所示，選擇菜單 System 中的 AutoAssign Base Addresses 項(xiàng)，對各組件地址進(jìn)行自動分配，AutoAssign Irqs 項(xiàng)，對各組件中斷優(yōu)先級進(jìn)行自動分配，也可以根據(jù)需要手動修改。EPCS Serial Flash Controller 可用于 NiosII 處理器對EPCS Flash 存儲器的讀寫訪問，可以通過此控制刪除 SOF 文件和 POF〕運(yùn)行的軟件一并存于EPCS 器件中，以便大大簡化硬件系統(tǒng)組成結(jié)構(gòu)。更改組件名稱為“ext flash。此后 Presets 欄自動選擇“Custom。7）加入外部 Flash 。NiosII CPU 與 SRAM, SDRAM,在組件選擇欄中選擇“Bridge”一“Avalon TriState Bridge，加入。NEXT 設(shè)置讀寫時(shí)序如圖 所示。與普通單片機(jī)的中斷概念相同，有邊沿觸發(fā)和電平觸發(fā)。PIO 就是通用I/O 口。一切都按照默認(rèn)配置(圖 )，點(diǎn)擊 Finish 完成加入。 注意，加入組件的更改和取名很重要，許多組件名此系統(tǒng)的工作軟件，C 程序中都會出現(xiàn)。選擇SOPC Builder 的組件選擇欄中的“Avalon Components”一“Nios II Processoror，雙擊鼠標(biāo)左鍵。二、SOPC Builder / Nios II IDE 軟件使用方法 使用 SOPC Builder 建立 CPU。建一空白原理圖文件，按照上述調(diào)出元件的步驟調(diào)出生成的半加器圖如下：分配管腳 如下圖所示按照上圖所示分配管腳，并保存。同理設(shè)置其他輸入波形。于是在下方的 Nodes Found 窗口中出現(xiàn)設(shè)計(jì)中的工程的所有端口引腳名。選擇 File 中的 Save As 項(xiàng)，將以默認(rèn)名的波形文件存入文件夾中。對于時(shí)序仿真來說，將仿真時(shí)間軸設(shè)置在一個(gè)合理的時(shí)間區(qū)域上十分重要。按主工具欄上的編譯按鈕即開始編譯，Message 窗口會顯示一些編譯信息，最后編譯成功彈出提示，如下圖： 仿真對工程編譯通過后，必須對其功能和時(shí)序性質(zhì)進(jìn)行仿真測試，以了解設(shè)計(jì)結(jié)果是否滿足原設(shè)計(jì)要求。將鼠標(biāo)移到 symbol 連線端口上，鼠標(biāo)變成圖示形狀，按下左鍵拖動鼠標(biāo)到另一個(gè)symbol 的連線端。（1）執(zhí)行 File New，彈出新建文件對話框，如下圖： 選擇“Block Diagram Schematic File”按 OK 即建立一個(gè)空的頂層圖，缺省名為“”，我們把它另存為（File Save as）,接受默認(rèn)的文件名，并將“Create new project based on this file”選項(xiàng)選上，以使該文件添加到工程中去。單擊“打開”按鈕，在第二行和第三行中填寫為“half_adder”。 1音頻接口模塊 模塊說明： J1 通過排線與 FPGA 相連接處理音頻數(shù)據(jù)，H1 接口為左右聲道輸出，H2 為MIC 輸入。J1 通過排線與其他模塊相連接。 PS/2 接口模塊模塊說明： 該模塊設(shè)計(jì)有兩個(gè) PS/2 接口，都可以接 PS/2 設(shè)備，其時(shí)鐘線和數(shù)據(jù)線通過排線與 FPGA 相連。 DA 轉(zhuǎn)換模塊 G124567BRJ89CLOKIMPVEFSADUTWH_模塊說明：ADV7120 是美國 ADI 公司出品的高速數(shù)模轉(zhuǎn)換電路，在單芯片上集成了 3 個(gè)獨(dú)立的 8 位高速D/A 轉(zhuǎn)換器，特別是用于高速 D/A 轉(zhuǎn)換的應(yīng)用系統(tǒng)。AD9288 是采用了并行雙通道獨(dú)立 8 位、高速采樣（100MHZ）的 A/D 器件，模擬信號分別通過INPUT_A、INPUT_B 輸入，時(shí)鐘輸入采用 FPGA 控制的 10100MHZ 時(shí)鐘信號，數(shù)據(jù)采用 8 位并行輸出。 主控制芯片與主控制板上下疊加結(jié)合使用，國內(nèi)獨(dú)創(chuàng)，根據(jù)國際嵌入式技術(shù)的