【正文】 關(guān)和 WW相關(guān)，即 I1的目標(biāo)寄存器既不是 I2的源寄存器也不是 I2的目標(biāo)寄存器?，F(xiàn)說明如下： ? 預(yù)取 (PF)段 由 Icache取指令，指令長(zhǎng)度是可變的，存入一個(gè)預(yù)取緩沖器。少數(shù)涉及寄存器 → 存儲(chǔ)器或存儲(chǔ)器 →寄存器操作的算術(shù)邏輯指令，它們需 23個(gè)時(shí)鐘周期才能執(zhí)行完畢。通用寄存器組有 8個(gè) 32位整數(shù)寄存器，用于地址計(jì)算、保存 ALU的源操作數(shù)和目的操作數(shù)。控制 ROM中存放用于控制指令執(zhí)行時(shí)操作順序的微指令。芯片內(nèi)部獨(dú)立設(shè)置的指令 Cache(Icache)和數(shù)據(jù) Cache(Dcache)，其容量各為 8KB，是對(duì)流水線的有力支持。 central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 532 ?超 標(biāo)量 流水線處理機(jī) ? 1 Pentium指令流水線的結(jié)構(gòu) ? Pentium處理器內(nèi)包含一個(gè)浮點(diǎn)部件 (FPU)。下面只介紹Pentium機(jī)的超標(biāo)量流水線 . central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 531 ?超 標(biāo)量 流水線處理機(jī) ? Pentium能在每個(gè)時(shí)鐘周期執(zhí)行兩條指令。 central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 515 Superscalar Problems ? We must now expand the potential problems that arise with a superscalar pipeline over an ordinary pipeline: – RAW hazards could exist between the two instructions issued at the same time – There are new potential WAW and WAR hazards – We need to have twice as many register reads and writes as before, our register file must be expanded to acmodate this ? Loads and Stores are integer operations even if they are dealing with floating point registers – we might be reading floating point registers for a FP operation and also reading/writing floating point registers for an FP load or store – Maintaining precise exceptions is difficult because an integer operation may have already pleted – Hardware must detect these problems (and quickly) central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 516 Cost of a Superscalar ? We already had the multiple functional units, so there is no added cost in terms of having an int and a FP instruction issue and execute in parallel – There are added costs though for ? Hazard detection – the plexity here is increased because now instructions must be pared not only to instructions further down the pipeline, but to the instruction at the same stage, plus there is a potential for twice as many instructions being active at one time! ? Maintaining precise exceptions ? Two sets of buses – integer operations from integer registers to integer ALU amp。只要滿足兩個(gè)條件： 令所需的功能部件是可用的， 條指令的執(zhí)行，那么這條指令即可發(fā)射出去，與取指或譯碼的順序無關(guān)。這就是無序發(fā)射的目的 central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 513 ?超 標(biāo)量 流水線處理機(jī) ? 2 無序發(fā)射 ? 為實(shí)現(xiàn)無序發(fā)射，就必須在流水線的譯碼段和執(zhí)行段之間建立緊密的聯(lián)系。這樣實(shí)現(xiàn)的話， I5先于 I4完成，這種情況就是按序發(fā)射無序完成，其流水線時(shí)空?qǐng)D見圖 8所示。 E段有內(nèi)部數(shù)據(jù)定向傳送，結(jié)果生成即可使用。 F、 D、 W段都是 1個(gè)時(shí)鐘周期完成。一般而言，無序發(fā)射總導(dǎo)致無序完成。指令發(fā)射策略是指指令發(fā)射所用的協(xié)議或規(guī)則。在超標(biāo)量流水中，上述相關(guān)的存在，使問題變得更加復(fù)雜化。 1 2 3 4 1 2 3 4 整數(shù)寄存器 1 2 3 4 1 2 3 4 5 6 5 6 浮點(diǎn)數(shù)寄存器 存 儲(chǔ) 器 圖 226 常見的超標(biāo)量處理機(jī)組成 返回 上一張 central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 54 指令的單發(fā)射與多發(fā)射 處理機(jī)從指令存儲(chǔ)單元（或指令分配單元）取得指令的過程稱為“ 發(fā)射 ”。 如果一個(gè)超標(biāo)量處理機(jī)中存在 n條這樣的流水線，其 ILP為 nk。 時(shí)鐘周期 指令 I1 I2 I3 5 1 2 3 4 IF ID EX WR IF ID EX WR IF ID EX WR 時(shí)鐘周期 指令 I6 I1 I2 I3 I4 I5 1 2 3 4 5 EX WR IF ID IF ID EX WR IF ID EX WR IF ID EX WR IF ID EX WR IF ID EX WR (a) 單發(fā)射 (b)多發(fā)射 圖 228 單發(fā)射與多發(fā)射工作方式比較 返回 上一張 central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 55 ?超 標(biāo)量 流水線處理機(jī) ? 超標(biāo)量流水線的發(fā)射策略 ? 已經(jīng)指出，限制指令級(jí)并行性的 3種因素是： 1.結(jié)構(gòu)相關(guān)，即資源沖突； ； 相關(guān)，即 WR相關(guān)、 RW相關(guān)、 WW相關(guān)。 central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 56 ?超 標(biāo)量 流水線處理機(jī) ? 指令發(fā)射 (instruction issue)是指啟動(dòng)指令進(jìn)入執(zhí)行段的過程。類似地，指令的完成也有按序完成和無序完成之分。它分為取指 (F)段、譯碼 (D)段、執(zhí)行 (E)段和寫回 (W)段共四段。 F段和 D段要求指令成對(duì)的輸入。 central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 511 ?超 標(biāo)量 流水線處理機(jī) ? 我們看到，指令 I5與 I3， I4無關(guān)，若不推遲寫回而是在時(shí)鐘 7寫回，程序的語義仍然正確。如果處理器具有前找能力，即后續(xù)的指令中可能有獨(dú)立指令，它與已在流水線上的指令不相關(guān)，此時(shí)應(yīng)提前譯碼并執(zhí)行，以充分發(fā)揮超標(biāo)量多條指令流水線的能力。指令由指令窗口發(fā)射到執(zhí)行段。在無序發(fā)射方式下，前述程序的 6條指令在流水線上的推進(jìn)情況及流水線時(shí)空?qǐng)D分別示于圖 9(b)和 (c)中。前者是 RISC機(jī)器，后者具有CISC和 RISC兩者的特性。簡(jiǎn)單是指它采用的超標(biāo)量技術(shù)簡(jiǎn)單且直截了當(dāng)；復(fù)雜是指讓不定長(zhǎng)、不同尋址方式、不同實(shí)現(xiàn)方式的指令流經(jīng)并行度為 2的指令流水線是要頗費(fèi)苦心的。 central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 533 ?超 標(biāo)量 流水線處理機(jī) ? 從圖 11中看出， Pentium有兩個(gè) 32位的 ALU來完成所有的整數(shù)運(yùn)算和邏輯操作，因而能支持 U、 V兩條指令流水線的并行執(zhí)行。如果遇到轉(zhuǎn)移指令，要在譯碼之后將轉(zhuǎn)移指令地址送至轉(zhuǎn)移目標(biāo)緩沖器 BTB進(jìn)行查找。 Dcache是雙端口的，一個(gè)時(shí)鐘周期能存取兩個(gè) 32位數(shù)據(jù) (或一個(gè) 64位浮點(diǎn)數(shù) )。大多數(shù)簡(jiǎn)單指令是以硬連線實(shí)現(xiàn)的，執(zhí)行段只需 1個(gè)時(shí)鐘周期。這兩條流水線都由 5段組成，前兩段 (PF、 D1)是 U、 V共享的，見圖 12(a)所示。兩條連續(xù)的指令 I I2前后被譯碼，然后判決是否將這一對(duì)指令并行發(fā)射出去。 central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 536 ?超 標(biāo)量 流水線處理機(jī) ? 譯碼 2(D2)段 計(jì)算并產(chǎn)生存儲(chǔ)器操作數(shù)的地址。需要時(shí)完成 Dcache訪問。 ? U、 V兩條流水線的調(diào)度采用 按序發(fā)射按序完成 策略。如圖 12(b)所示的指令 I I4情況是： I3執(zhí)行所需時(shí)間較長(zhǎng)，此時(shí) V流水線的 I4必須停頓，等待 I3執(zhí)行完 (時(shí)鐘 7)。 central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 538 Pentium II: RISC features ? All RISC features are implemented on the execution of microinstructions instead of machine instructions – Microinstructionlevel pipeline with dynamically scheduled microoperations ? Fetch machine instruction (3 stages) ? Decode machine instruction into microinstructions (2 stages) ? Issue microinstructions (2 stages, register renaming, reorder buffer allocation performed here) ? Execute of microinstructions (1 stage, floating point units pipelined, execution takes between 1 and 32 cycles) ? Write back (3 stages) ? Commit (3 stages) – Superscalar can issue up to 3 microoperations per clock cycle – Reservation stations (20 of them) and multiple functional units (5 of them) – Reorder buffer (40 entries) and speculation used central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 539 More on the Pipeline Functional Units have the following stages Integer ALU 1 Integer Load 3 Integer Multiply 4 FP add 3 FP multiply 5 (partially pipelined –multiplies can start every other cycle) FP divide 32 (not pipelined) The fetch unit can fetch up to 16 bytes per cycle, which is enough to determine how much more needs to be fetched from memory (recall instructions vary in length from 117 bytes) so the fetch might take 23 cycles in all central south university 2022/6/1 余臘生 版權(quán)所有，違者必究 540 CISC指令的 RISC實(shí)現(xiàn) 指令 Cache 16KB 指令流緩沖器 指令流長(zhǎng)度譯碼器