eda課程設(shè)計(jì)---簡(jiǎn)易計(jì)算器設(shè)計(jì)-全文預(yù)覽
【正文】 * op1_add=0* op1_clear=0op1_add=1sc=”+x/=” operand=scop1_load=1op2_load=1sc=NOsc=NOS6S5S4S3sc=0..9 op1_clear=1Sc!=`NO * op1 _add=0op2_load=0sc=0..9 op1_clear=1 圖21 fsm狀態(tài)轉(zhuǎn)移圖 圖22 fsm模塊 Filter模塊在按鍵的過程中信號(hào)會(huì)不可避免的產(chǎn)生毛刺，這可能會(huì)影響到我們輸入的準(zhǔn)確性，,Filter的狀態(tài)轉(zhuǎn)移圖如圖24所示:圖23 鍵盤去抖電路scancode=scscancode!=sc amp。2 設(shè)計(jì)題目?jī)?nèi)容及要求：簡(jiǎn)易計(jì)算器的設(shè)計(jì)要求設(shè)計(jì)一簡(jiǎn)易的計(jì)算器，實(shí)現(xiàn)十進(jìn)制數(shù)之間的加減乘除也能算，具體要求是：以12+34=46為例，當(dāng)按下數(shù)字鍵1時(shí)顯示器上顯示出數(shù)字1，接著我們繼續(xù)按下數(shù)字鍵2，屏幕上顯示出12，緊接著我們輸入運(yùn)算符+，屏幕仍然顯示12，當(dāng)我們輸入數(shù)字3時(shí)，屏幕上顯示3，然后我們按下數(shù)字鍵4，屏幕顯示34，直到我們按下=鍵，如果我們繼續(xù)輸入運(yùn)算符，比如說*，屏幕仍然顯示46，我們繼續(xù)輸入3，此時(shí)屏幕顯示3，當(dāng)我們按下=后，計(jì)算器再次為我們完成計(jì)算，并在顯示器上顯示138. FSM模塊FSM在整個(gè)電路中起到中樞神經(jīng)的作用，是整個(gè)電路的司令部，由它給opopalu分配指令。相關(guān)學(xué)術(shù)文獻(xiàn)顯示，在美國(guó)的高級(jí)數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域，Verilog和VHDL的使用比率大約分別為80%和20%，這項(xiàng)比率在日本和臺(tái)灣地區(qū)和美國(guó)相似。VHDL的設(shè)計(jì)之初就更加針對(duì)標(biāo)準(zhǔn)化進(jìn)行設(shè)計(jì)，Verilog則具有簡(jiǎn)明、高效的代碼風(fēng)格。Verilog能夠在多種抽象級(jí)別對(duì)數(shù)字邏輯系統(tǒng)進(jìn)行描述：既可以在晶體管級(jí)、邏輯門級(jí)進(jìn)行描述，Verilog代碼還能夠被用于邏輯仿真、邏輯綜合，其中后者可以把寄存器傳輸級(jí)的Verilog代碼轉(zhuǎn)換為邏輯門級(jí)的網(wǎng)表，從而方便在現(xiàn)場(chǎng)可編程邏輯門陣列上實(shí)現(xiàn)硬件電路，或者讓硬件廠商制造具體的專用集成電路。EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的,EDA技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。FPGA一般來(lái)說比ASIC（專用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，但是功耗較低。四、進(jìn)程安排周1周3： 查閱資料，上機(jī)編寫并調(diào)試設(shè)計(jì)程序；周4：整理、撰寫說明書；周5：課程設(shè)計(jì)答辯并提交設(shè)計(jì)說明書。唐 山 學(xué) 院 EDA技術(shù) 課 程 設(shè) 計(jì) 題 目 簡(jiǎn)易計(jì)算器設(shè)計(jì) 系 (部) 信息工程系 班 級(jí) 11通信本1 姓 名 楊明興 學(xué) 號(hào) 4110214135 指導(dǎo)教師 申彥春、任麗棉 2013 年 9 月 2 日至 9 月 6 日 共 1 周
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