【正文】 : 0。 0 0 1 : 1。 endtalbe endprimitive 語(yǔ)法詳細(xì)講解 組合示例：全加器 //全加器求和實(shí)現(xiàn)部分 primitive U_ADDR2_S(S, A, B,CI)。 ? 1 1 : 1。 // 全加器進(jìn)位實(shí)現(xiàn)部分 primitive U_ADDR2_C(CO, A, B, CI)。它們表示：當(dāng)輸入 a 和 b 的邏輯值相同時(shí)，如果 sel 等于 x， 則輸出 o 的值 將與輸入 a 和 b 的值相同。 ? 表中的 ？的意義是：重復(fù)的輸入 0， 1或 x ； 邏輯值。 1 1 x : 1。 1 ? 1 : 1。 語(yǔ)法詳細(xì)講解 特征 語(yǔ)法詳細(xì)講解 特征 輸入 內(nèi)存 15 1 6 5 7 17 8 56 9 187 10 623 組合邏輯示例： 21 多路器 語(yǔ)法詳細(xì)講解 示例 primitive multiplexer(o, a, b, s)。 語(yǔ)法詳細(xì)講解 特征 注： ? UDP 只能有一個(gè)輸出。 ? UDP 所有端口變量必須是標(biāo)量，不允許使用雙向端口。另外， UDP 的仿真時(shí)間和內(nèi)存需要大大低于運(yùn)行分立原器件。 ? 調(diào)用 UDP 的方式與調(diào)用嵌入的原器件的方式相同。 ? 可以使用 UDP 擴(kuò)大預(yù)定義原器件的范圍。 ? 用戶定義的原語(yǔ) (UDP) 的行為與嵌入的 Verilog 原器件相似，可以用一個(gè)表格來(lái)定義它的功能。 ? 若沒(méi)有強(qiáng)制狀態(tài)重復(fù)（例如：在循環(huán)語(yǔ)句或 disable語(yǔ)句中強(qiáng)制狀態(tài)重復(fù)），當(dāng)下一個(gè)激活時(shí)鐘沿到達(dá)時(shí)，狀態(tài)改變。 if(!datain) //狀態(tài)一：輸出零 disable seq_block。 always (rst) //協(xié)同復(fù)位方法 if (rst) assing out=1?b0。 語(yǔ)法詳細(xì)講解 顯式有限狀態(tài)機(jī) 轉(zhuǎn)到下一個(gè)狀態(tài) 默認(rèn)狀態(tài)指針 0 1 1 0 1 識(shí)別 11序列 clk rst out module imp(out, datain, clk, rst)。 endcase endmodule 注： ? 可以在過(guò)程塊中使用一個(gè)單一的時(shí)鐘沿和一個(gè) case 語(yǔ)句來(lái)描述一個(gè)顯式狀態(tài)機(jī) 。 else state=1?b1。 ret state。 ．．． 語(yǔ)法詳細(xì)講解 Verilog 函數(shù) 語(yǔ)法詳細(xì)講解 顯式有限狀態(tài)機(jī) module exp(out, datain, clk, rst)。 for(K=0。 reg [MAX_BITS:1] D。 //結(jié)果可能是負(fù)數(shù) endfunction always (a or b) if(subtr(a, b)0) neg=1。 reg neg。 I=I+1) if(!in_bus[I]) zero_count=zero_count+1。 語(yǔ)法詳細(xì)講解 Verilog 函數(shù) integer I。 output [7:0] goo。 在函數(shù)中無(wú)論多少次對(duì)函數(shù)名進(jìn)行賦值 ， 值只返回一次 。 ? 隱式狀態(tài)機(jī)應(yīng)屬于行為級(jí) ， 而不應(yīng)屬于 RTL級(jí) ， 代碼中主要包含循環(huán) 、 嵌入的定時(shí)控制 ， 有時(shí)也含有命名事件 、 wait 和 disable 語(yǔ)句 。 語(yǔ)法詳細(xì)講解 禁止命名塊和任務(wù) 語(yǔ)法詳細(xì)講解 有限狀態(tài)機(jī)（ FSM) 隱式 FSM: ? 不需要狀態(tài)寄存器 ? 仿真更加有效 ? 只能很好的處理線形狀態(tài)改變 ? 大部分綜合工具不支持隱式 FSM state 1 state 2 state 3 state 4 語(yǔ)法詳細(xì)講解 編譯引導(dǎo)語(yǔ)句 顯式 FSM: ? 結(jié)構(gòu)更加復(fù)雜 ? 可以很方便的用來(lái)處理默認(rèn)狀態(tài) ? 能夠處理復(fù)雜的狀態(tài)改變 ? 所有的綜合工具均支持顯式 FSM 語(yǔ)法詳細(xì)講解 有限狀態(tài)機(jī)（ FSM) state A state A state A state A state A 注意： ? 在隱式 FSMs 中 ， 無(wú)論什么時(shí)候在一個(gè)時(shí)鐘周期內(nèi)寫(xiě)數(shù)據(jù)和在在另一個(gè)時(shí)鐘周期內(nèi)讀數(shù)據(jù) ， 都會(huì)創(chuàng)建寄存器 。 //***禁止命名塊的執(zhí)行 *** end //在此定義任務(wù)和函數(shù) endmodle 注意： ? disable語(yǔ)句用來(lái)終止命名塊或任務(wù)的執(zhí)行 ， 因此可以在執(zhí)行所有的語(yǔ)句前 ， 就能從命名塊或任務(wù)的執(zhí)行中返回 。 //***本地變量 *** {tmp, tmp2}=f_or_and(a, b, c, d, e)。 input [7:0] a, b, c, d, e。 注意： ? 命名塊使 Verilog有更廣闊的適用范圍 。 語(yǔ)法詳細(xì)講解 Verilog 函數(shù) 語(yǔ)法詳細(xì)講解 命名塊 ? 可以通過(guò)在關(guān)鍵字 begin或 fork后加上： 〈 塊名 〉 來(lái)給塊命名 。 ? 函數(shù)不能調(diào)用任務(wù) ， 但任務(wù)可以調(diào)用函數(shù) 。 要點(diǎn) ? 函數(shù)定義不能包含定時(shí)控制語(yǔ)句 。(c|d)。 always (a or b or c or d or e) out=f_or_and(a, b, c, d, e)。 endtask endmodule 語(yǔ)法詳細(xì)講解 Verilog 任務(wù) module orand(a, b, c, d, e, out)。 //任務(wù)調(diào)用 語(yǔ)法詳細(xì)講解 Verilog 任務(wù) task muotme。 input [3:0] a, b。 …… 語(yǔ)法詳細(xì)講解 Verilog 任務(wù) 下面模塊中的任務(wù)含有輸入、輸出、時(shí)間控制和一個(gè)內(nèi)部變量，并且引用了一個(gè)本模塊的變量，但是沒(méi)有輸出，不顯示任何內(nèi)容。 for (k=0。 reg [MAX_BITS:1] D。 若在其它模塊中調(diào)用任務(wù)或函數(shù) ， 任務(wù)和函數(shù)中所使用的變量必須包含在輸入 /輸出口列表中 。 注意：不要在程序的不同部分同時(shí)調(diào)用同一個(gè)任務(wù) 。 雖然傳遞給任務(wù)的參數(shù)名可以和任務(wù)內(nèi)部 I/O聲明的參數(shù)名相同 ， 但是為了提高任務(wù)的模塊化程度 ， 傳遞給任務(wù)的參數(shù)名通常是唯一的 ，而不使用與任務(wù)內(nèi)部 I/O聲明的參數(shù)名相同的參數(shù)名 。 b=0。 b=1。 input [31:0] number_of_edges。 reg clk, a, b。例如：當(dāng)任務(wù)或函數(shù)中包含一個(gè) forever循環(huán)時(shí)，就不可能有返回值。 可以調(diào)用其他的函數(shù) ， 但不可以調(diào)用任務(wù) 語(yǔ)法詳細(xì)講解 第十七部分 Verilog中的高級(jí)結(jié)構(gòu) 注： ? 必須在模塊內(nèi)調(diào)用任務(wù)和函數(shù)。 ? 學(xué)會(huì)怎樣使命名塊和任務(wù)失效 。 在 rd處于高電平時(shí) ， 上述存儲(chǔ)單元通過(guò)數(shù)據(jù)總線讀出數(shù)據(jù) 。 assign databus=rd? datareg:?bz。 語(yǔ)法詳細(xì)講解 雙向口建模 存儲(chǔ)口建模 語(yǔ)法詳細(xì)講解 雙向口建模 測(cè)試模塊 RAM單元 數(shù)據(jù)總線 數(shù)據(jù) 寄存 器 rd wr module ram_cell(databus,)。 assign bus_b=en_a_b? bus_a:?bz。 //結(jié)構(gòu)模塊邏輯 endmodule 當(dāng) en_a_b=1時(shí)，元器件 b1激活， bus_a的值傳到 bus_b上 當(dāng) en_b_a=1時(shí)，元器件 b1激活， bus_b的值傳到 bus_a上 語(yǔ)法詳細(xì)講解 雙向口建模 注：在上頁(yè)的例子中，使用了 en_a_b和 en_b_a 來(lái)控制元器件 bufifl,如果進(jìn)行同時(shí)控制，則得不到預(yù)期的結(jié)果。 inout bus_a,bus_b。 inout口默認(rèn)為網(wǎng)絡(luò)類(lèi)型，不可以對(duì)網(wǎng)絡(luò)類(lèi)型的數(shù)據(jù)進(jìn)行過(guò)程賦值，但可以在過(guò)程塊外對(duì)寄存器數(shù)據(jù)類(lèi)型進(jìn)行連續(xù)賦值，或者把它與元器件相連。 ? 在設(shè)計(jì)中 ， 每次只能激活 inout的一個(gè)方向 。 語(yǔ)法詳細(xì)講解 載入存儲(chǔ)設(shè)備 語(yǔ)法詳細(xì)講解 怎樣使用雙向口 使用 inout關(guān)鍵字聲明雙向口 。imemsize。 //memory starts at word 1 //address must be incremented to address all words in memory wire [wordsize:1] mem_word=mem[address+1]。 //address bus reg [wordsize:1] mem [0:words1]。 //size of address bus parameter wordsize=8。當(dāng)讀出口沒(méi)有被激活時(shí)， RAM模型不再激勵(lì)總線，如果此時(shí)的總線寫(xiě)入變量也沒(méi)有被激活，則總線進(jìn)入高阻狀態(tài)，這就避免了 RAM中的讀寫(xiě)競(jìng)爭(zhēng)。 reg [3:0] memory [0:15]。 語(yǔ)法詳細(xì)講解 簡(jiǎn)單 RAM建模 `timescale 1ns/1ns module mymem(data,addr,read,write)。 always (addr or read_en_) if(!read_en_) read_data=mem[addr]。 output [3:0] read_data。 語(yǔ)法詳細(xì)講解存儲(chǔ)建模 存儲(chǔ)設(shè)備建模必須注意以下兩個(gè)方面的問(wèn)題： 聲明存儲(chǔ)容量的大小。 30 data_valid=0。 wait(data_rd==1)。 cpu_driver(8?b0101_0101)。 reg data_valid, data_rd。 initial begin (period/4+1) go=0。 (3*period/4) clk=1。 end 注：這兩個(gè)時(shí)鐘模型有些不同，行為描述的模型延遲期間一直是低電平，而門(mén)級(jí)描述的模型開(kāi)始延遲有半個(gè)周期是不確定的。 wire clk。 end 注：在有些仿真器中，如果設(shè)計(jì)所用的時(shí)鐘是由與其相同抽象級(jí)別的時(shí)鐘模型產(chǎn)生的，則仿真器的性能就能得到提高。 wire clk。 [例 1] 簡(jiǎn)單的對(duì)稱(chēng)方波時(shí)鐘 ： 語(yǔ)法詳細(xì)講解 建立時(shí)鐘 reg clk。 可以對(duì)信號(hào)的某（確定）位、某些（確定）位或拼接的信號(hào)，使用 force和 release賦值；但不能對(duì)信號(hào)的可變位使用 force和 release 來(lái)賦值。 end 在以上兩個(gè)例子中，在 10到 20 這個(gè)時(shí)間段內(nèi)，網(wǎng)絡(luò)或寄存器類(lèi)型的信號(hào)被強(qiáng)制賦值，而別處對(duì)該變量的賦值均無(wú)效。 20 deassign 。 ? 兩種方式都有各自配套的命令來(lái)停止賦值過(guò)程 。 ? 過(guò)程連續(xù)賦值往往是不可以綜合的 ， 通常用在測(cè)試模塊中 。 initial begin 10 assign = `init_state。 20 release 。 如果用 force對(duì)同一個(gè)信號(hào)賦了幾次值，再執(zhí)行 release， 則所有賦的值均不再存在。下面 三個(gè)例子分別說(shuō)明如何在門(mén)級(jí)和行為級(jí)建立不同波形的時(shí)鐘模型。 end reg go。 (period/2) go=1。 (period) forever (period/2) clk=!clk end reg go。 (period) go=1。 (period/21) forever begin (period/4) clk=0。 nand (3*period/4,period/4)