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電子密碼鎖設(shè)計(jì)_畢業(yè)設(shè)計(jì)論文-全文預(yù)覽

2025-06-29 21:47 上一頁面

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【正文】 ditor)簡化了向器件引腳和邏輯單元分配邏輯的過程。 ( 3)波形輸入 波形編輯程序( MAX+PLUS II Waveform Editor)用于建立和編輯波形設(shè)計(jì)文件及輸入仿真向量和功能測試向量。使用該方法時(shí),通過采用自頂向下的設(shè)計(jì)方式,將大規(guī)模的電路分成若干小塊進(jìn)行設(shè)計(jì)。 設(shè)計(jì)輸入 MAX + PLUS II軟件的設(shè)計(jì)輸入方法有多種多樣,主要包括文本輸入方式、原理圖設(shè)計(jì)輸入方式、波形設(shè)計(jì)輸入方式、層次設(shè)計(jì)輸入方式和低層設(shè)計(jì)輸入方式。 電子密碼鎖設(shè)計(jì) 4 2 概述 MAX+PLUSⅡ的 概述 Altera 公司的 MAX+PLUSⅡ開發(fā)系統(tǒng)是一個(gè)完全集成化、易學(xué)易用的可編程邏輯器件軟件設(shè)計(jì)環(huán)境,可以在多種平臺(tái)上運(yùn)行,具有操作靈活、支持器件多、設(shè)計(jì)輸入方法靈活多變的特點(diǎn),是用戶設(shè)計(jì)、開發(fā) 以 Altera PLD 器件為核心的軟件開發(fā)工具。 本課題設(shè)計(jì)的電子密碼鎖是基于 CPLD/FPGA。但較實(shí)用的還是按鍵式電子密碼鎖。研究這種鎖的初衷,就是為提高鎖的安全性。鎖自古以來就是把守護(hù)門的鐵將軍,人們對(duì)它要求甚高,既要安全可靠的防盜,又要使用方便,這也是制鎖者長期以來研制的主題。掃描信號(hào)用于選擇片選信號(hào),片選信號(hào)依次并循環(huán)地選通各個(gè) LED管時(shí)鐘發(fā)生器,通過對(duì)全局時(shí)鐘的分頻得到掃描模塊所需的時(shí)鐘。電子密碼鎖設(shè)計(jì) 1 電子密碼鎖設(shè)計(jì) 摘要 : 本課題設(shè)計(jì)的主要是基于 CPLD/FPGA來實(shí)現(xiàn)電子密碼鎖的設(shè)計(jì),主要包括輸入、控制和輸出三大模塊。多路選通器用于從顯示緩存器中選擇出某一個(gè)LED的內(nèi)容用于顯示。 關(guān)鍵詞 : 電子密碼鎖 FPGA 硬件描述語言 EDA 電子密碼鎖設(shè)計(jì) 2 目錄 1 引言 ............................................................................................................................ 3 2 概述 ............................................................................................................................ 4 MAX+PLUSⅡ的概述 ......................................................................................... 4 設(shè)計(jì)輸入 ....................................................................................................... 5 設(shè)計(jì)處理 ....................................................................................................... 6 設(shè)計(jì)校驗(yàn) ....................................................................................................... 7 MAX+PLUS II 軟件的設(shè)計(jì)流程 ........................................................................ 8 語言簡介 ................................................................................................... 9 CPLD/FPGA ................................................................................................ 11 VHDL 的優(yōu)點(diǎn) .............................................................................................. 12 3 總體設(shè)計(jì) .................................................................................................................. 13 系統(tǒng)框圖 ............................................................................................................ 13 系統(tǒng)說明 ............................................................................................................ 14 系統(tǒng)原理 ..................................................................................................... 14 各部分作用 .................................................................................................. 14 總體電路說明 .................................................................................................... 18 總體電路圖 ................................................................................................. 18 總體原理說明 .............................................................................................. 19 4 單元電 路設(shè)計(jì) .......................................................................................................... 20 單元電路圖 ........................................................................................................ 20 原理說明 ............................................................................................................ 29 5 總結(jié) .......................................................................................................................... 31 設(shè)計(jì)的優(yōu)缺點(diǎn) .................................................................................................... 31 可以改進(jìn)的地方 ................................................................................................ 31 結(jié)語 .................................................................................................................... 31 參考文獻(xiàn) ...................................................................................................................... 33 致謝 ........................................................................................................ 34 電子密碼鎖設(shè)計(jì) 3 1 引言 隨著人們生活水平的提高和安全意識(shí)的加強(qiáng),對(duì)安全的要求也就越來越高。這種鎖是通過鍵盤輸入一組密碼完成開鎖過程。電子鎖的種類繁多,例如數(shù)碼鎖,指紋鎖,磁卡鎖, IC 卡鎖,生物鎖等?;诂F(xiàn)場可編程邏輯門陣列 FPGA 器件的電子密碼鎖,用 FPGA器件構(gòu)造系統(tǒng),所有算法完全由硬件電路來實(shí)現(xiàn),使得系統(tǒng)的工作可靠性大為提高。 該密碼鎖具有密碼輸入、密碼清除、密碼激活、電鎖解除和密碼更改等功能 ,用一片復(fù)雜可編程邏輯芯片 CPLD 實(shí)現(xiàn),因此它體積小、功耗低、價(jià)格便宜,維護(hù)和升級(jí)都十分方便,具有較好的應(yīng)用前景 主要應(yīng)用有: 汽車鎖,門鎖,保險(xiǎn)柜,倉 庫。 MAX+PLUSⅡ的設(shè)計(jì)過程可用圖 21表示: 圖 21 MAX+PLUSⅡ設(shè)計(jì)流程圖 為使設(shè)計(jì)者快速掌握 MAX + PLUS II軟件的使用 ,我們首先介紹 MAX + PLUS II軟件的設(shè)計(jì)流程,它是由設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)計(jì)校驗(yàn)和器件編程四部分組設(shè)計(jì)輸入 項(xiàng)目編譯 功能時(shí)序仿真項(xiàng)目校正 編程 /配置 (可以使用原理圖或文本輸入設(shè)計(jì)要求) (用于檢驗(yàn)設(shè)計(jì)輸入是否正確) (用于檢驗(yàn)所設(shè)計(jì)的電路功能是否符合設(shè)計(jì)要求) (將正確的設(shè)計(jì)通過計(jì)算機(jī)下載到硬件電路上,使其具有與設(shè)計(jì)電路相符的邏輯功能) 電子密碼鎖設(shè)計(jì) 5 成的。 ( 1)原理圖輸入 利用 MAX + PLUS II提供的各種原理圖庫進(jìn)行設(shè)計(jì)輸入是一種最為直接的、也是我們最容易掌握的一種方法。采用語言描述的優(yōu)點(diǎn)是效率較高 ,結(jié)果也較容易仿真,信號(hào)觀察也較方便,但語言輸入必須依賴綜合器。 MAX+PLUS II Compiler采用先進(jìn)的波形綜合法,可以根據(jù)用戶定義的輸入 /輸出波形自動(dòng)生成邏輯關(guān)系。任何節(jié)點(diǎn)或引腳都可以被拉到新的位置。 MAX+PLUSII層次顯示程序可以顯示方案的層次結(jié)構(gòu),允許設(shè)計(jì)者穿越層次,自動(dòng)打開適合于每個(gè)設(shè)計(jì)文件的編輯。在用網(wǎng)表輸入時(shí),必須注意在兩個(gè)系統(tǒng)中所采用庫的對(duì)應(yīng)關(guān)系,所有庫單元必須一一對(duì)應(yīng),才可以成功讀入網(wǎng)表。 ( 2)邏輯綜合與試配 MAX+PLUS II Compiler的邏輯綜合( Logic Synthesis)模塊對(duì)設(shè)計(jì)方案進(jìn)行邏輯綜合并能看到設(shè)計(jì)實(shí)現(xiàn)的真實(shí)結(jié)果,該模塊選擇合適的邏輯化簡算法,去
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