【正文】 向量（即將信號(hào)輸入組成一個(gè)序列），模擬的結(jié)果將產(chǎn)生一個(gè)報(bào)告文件和輸出信號(hào)波形，他們可以觀察到每個(gè)節(jié)點(diǎn)的信號(hào)變化。目前，實(shí)際的 HDL 是目前廣泛使用的開(kāi)發(fā)語(yǔ)言，利用文字描述設(shè)計(jì)，可分為一般 HDL 和行為 HDL。經(jīng)常使用的方式 有 HDL、原理流程圖等。 電路設(shè)計(jì) 在系統(tǒng)的設(shè)計(jì)中，第一個(gè)進(jìn)行演示程序，前期的系統(tǒng)設(shè)計(jì)和 FPGA 芯片的選擇。 3．行為報(bào)表說(shuō)明，采用 VHDL 語(yǔ)言編程技巧和結(jié)構(gòu)，決定了支持大規(guī)模分解的開(kāi)發(fā)和重用現(xiàn)有的設(shè)計(jì)。這些模塊可以預(yù)先設(shè)計(jì)或在最后歸檔模塊設(shè)計(jì)中使用，這些模塊將被存儲(chǔ)在庫(kù)中，它可以在未來(lái)的計(jì)劃中重復(fù)使用，可以使設(shè)計(jì)結(jié)果在設(shè)計(jì)師之間交流，減少硬件電路設(shè)計(jì)。 自主設(shè)計(jì)，自主的過(guò)程 當(dāng)使用 VHDL 設(shè)計(jì)時(shí)，不需要考慮完成設(shè)備的設(shè)計(jì)，可以專注于優(yōu)化設(shè)計(jì)。 VHDL 的設(shè)計(jì)具備多個(gè)分級(jí)的描述能力，除了能夠作為電路的系統(tǒng)級(jí)描述，而且能夠用來(lái)描述門級(jí)電路。 VHDL 語(yǔ)言也支持其他方面的設(shè)計(jì)，包括自下而上和自上而下的設(shè)計(jì) 。這個(gè)概念是分為內(nèi)部和外部實(shí)體設(shè)計(jì)的 VHDL 開(kāi)發(fā)和設(shè)計(jì)的基礎(chǔ)部分。顯然，相對(duì)較強(qiáng)的一些單位的強(qiáng)度，它也可用于 ASIC 設(shè)計(jì)[9]。 1993 年，宣布對(duì) VHDL 語(yǔ)言就行修訂， VHDL 語(yǔ)言擴(kuò)大了抽象和描述性的動(dòng)力系統(tǒng)的更高層次的審查內(nèi)容，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本。 QuartusⅡ 軟件光盤(pán)能在代理獲得，可以在 interitAltera 上下載，安裝，并得到授權(quán)文件，其具體步驟可以參照 MAX+ PLUS Ⅱ的操作 。 QuartusⅡ編程包是整個(gè)體系的中樞，為了給出強(qiáng)力的問(wèn)題解決實(shí)力，設(shè)計(jì)人員能夠添加特定的限制，提升整個(gè)芯片的利用效率。 Max7000/Max3000是開(kāi)發(fā)的第 4 代產(chǎn)品，它提供了一個(gè)完備的功能和高效的設(shè)計(jì)適合于給定的設(shè)計(jì)要求 [7] ?？删幊踢壿嬙O(shè)計(jì)環(huán)境有一個(gè)直觀的界面和其強(qiáng)大的設(shè)計(jì)能力，因此受到廣大系統(tǒng)開(kāi)發(fā)者的應(yīng)用 [6] 。此外， Quartus II開(kāi)發(fā)的工具能夠輕松實(shí)現(xiàn)各種 DSP 應(yīng)用，將 DSP Builder 與 MATLAB / Simulink結(jié)合。接口速度快，運(yùn)行統(tǒng)一，功能設(shè)置，簡(jiǎn)單易用。下面做簡(jiǎn)單的說(shuō)明。 非均勻碼又分為正負(fù)兩個(gè)模式，當(dāng)“ 0”碼個(gè)數(shù)少于“ 1”碼個(gè)數(shù)時(shí)是為正模式，“ 0”碼個(gè)數(shù)大于“ 1”碼時(shí)為負(fù)模式 [3]。 Quartus II III 目 錄 第一章 緒論 .................................................................................................................... 1 引言 ................................................................................................................... 1 Quartus II 軟件介紹 ........................................................................................ 1 VHDL 語(yǔ)言 .......................................................................................................... 3 背景簡(jiǎn)介 ................................................................................................... 3 VHDL 主要特點(diǎn) ....................................................................................... 4 VHDL 主要優(yōu)勢(shì) ....................................................................................... 5 第二章 FPGA 系統(tǒng)開(kāi)發(fā)過(guò)程 ............................................................................................. 6 電路設(shè)計(jì) ............................................................................................................ 6 設(shè)計(jì)輸入 ............................................................................................................ 6 功能仿真 ............................................................................................................. 6 綜合優(yōu)化 ............................................................................................................. 7 綜合后仿真 .......................................................................................................... 7 實(shí)現(xiàn)與布局布線 ................................................................................................... 7 5B6B 編碼 ........................................................................................................... 8 5B6B編碼原理 ......................................................................................... 8 5B6B 碼表設(shè)計(jì) ........................................................................................ 9 5B6B 編碼模塊設(shè)計(jì) ........................................................................................... 11 編碼器的工作原理 ................................................................................... 11 編碼電路模塊劃分 ................................................................................... 11 系統(tǒng)各個(gè)模塊的設(shè)計(jì) ......................................................................................... 12 時(shí)鐘控制模塊的設(shè)計(jì) ............................................................................... 12 串并轉(zhuǎn)換模塊的設(shè)計(jì) ................................................................................ 12 緩存電路的設(shè)計(jì) ...................................................................................... 12 并串轉(zhuǎn)換模塊的設(shè)計(jì) ............................................................................... 13 系統(tǒng)的頂層設(shè)計(jì) ...................................................................................... 13 系統(tǒng)各個(gè)模塊的仿真 ......................................................................................... 14 分頻器的仿真 ........................................................................................... 14 串并轉(zhuǎn)換模塊的仿真 ............................................................................... 14 存儲(chǔ)器模塊的仿真 ................................................................................... 14 并串轉(zhuǎn)換模塊的仿真 ............................................................................... 15 完整電路仿真 .......................................................................................... 16 第四章 總結(jié) .................................................................................................................. 17 參考文獻(xiàn) ........................................................................................................................ 18 致 謝 ........................................................................................................................ 19 圖表目錄 ........................................................................................................................ 20 1 第