【正文】 kmtmp3 :std_logic_vector(3 downto 0)。 U4:kmmoney PORT MAP(clk,reset,timetmp,clktmp,kmtmp2,kmtmp3,count1,count2,count3)。 。 kmt3=kmtmp3。 U2:times PORT MAP(clk,reset,start,stop,sp,timetmp)。 signal timetmp:std_logic。 count2 :out std_logic_vector(3 downto 0)。 clkout :in std_logic。 end ponent kilometers。 ponent kilometers is 定義計程模塊 port( clkout,reset:in std_logic。 stop :in std_logic。 end ponent speed。 start:in std_logic。 count3:out std_logic_vector(3 downto 0) )。 kmt2:out std_logic_vector(3 downto 0)。 start :in std_logic。 1) TOP 模塊 library ieee。 count1=cash(3 downto 0)。 end if。 end if。 if 0000amp。 and enable=39。 else cash=reg2+0001。 if reg2(3 downto 0)+00011001then 產(chǎn)生進位 reg2(7 downto 0):=reg2(7 downto 0)+00000111。139。139。 end process。139。 begin kmmoney1:PROCESS(cash,kmt2) 此進程產(chǎn)生下一進程的敏感信號 begin if cash=000001000000then price=0100。 end kmmoney。 kmt3 :in std_logic_vector(3 downto 0)。 reset :in std_logic。 1)Kmmoney 模塊 library ieee。 kmt2=km_reg(7 downto 4)。 十分位向個分位進位 else 16 km_reg(3 downto 0):=km_reg(3 downto 0)+0001。 elsif clkout39。 architecture rtl of kilometers is begin process(clkout,reset) 啟動進程 variable km_reg:std_logic_vector(11 downto 0)。 kmt1:out std_logic_vector(3 downto 0)。 1)Kilometers 模塊 library ieee。 end case。 else timecount=39。 elsif stop=39。039。 t_state:=t1。 else t_state:=t0。039。event and clk=39。 begin if reset=39。 end times。 start:in std_logic。 加載庫文件 use 。 end if。 else t:=t+1。 有客上車但車速為 0，即剛上車還未起步 elsif t=kinside then t:=0。 if stop=39。 else s_state:=s0。039。event and clk=39。 if reset=39。 第四檔 when101=kinside:=12。 停止狀態(tài)或空檔 when001=kinside:=28。 枚舉類型； variable s_state:state_type。 sp :in std_logic_vector(2 downto 0)。 entity speed is port( 定義輸入輸出端口 clk :in std_logic。在系統(tǒng)設(shè)計過程 中，我也遇到了較多的困難，我十分感謝我的朋友和老師給與我的幫助和支持，使我能順利完成本系統(tǒng)的設(shè)計與實現(xiàn)。并且， CPLD 器件的成本越來越低 ,這些都說明可編程器件已成為現(xiàn)在及未來很長一段時間的主流，用它來實現(xiàn)的出租車計費器省去很多外圍電路，穩(wěn)定，簡單有效，將來必然可以設(shè)計出更多更強大的功能，提高產(chǎn)品競爭 11 力。該數(shù)字實現(xiàn)系統(tǒng)分成兩部分，一是 FPGA 的下載板，它主要包括所使用的芯片、 RS232 接頭 、接腳轉(zhuǎn)換插槽等；另一部分是 I/O實驗板，它主要包括顯示、脈沖輸出等。 圖 54 計時模塊仿真波形圖 10 計費模塊仿真 計費模塊的仿真波形圖如圖 55所 示。 圖 52 速度模塊仿真波形圖 計程模塊仿真 計程模塊的仿真波形如圖 53 所示。 圖 43 自動清零電路 QuartusⅡ軟件介紹 QuartusⅡ是 Altera 公司自行設(shè)計的一個完全集成化、易學易用的可編程邏輯設(shè)計環(huán)境，它提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括： 8 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計實體文件； 芯片 (電路 )平面布局連線編輯； LogicLock 增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原 始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊； 功能強大的邏輯綜合工具； 完備的電路功能仿真與時序邏輯仿真工具； 定時 /時序分析與關(guān)鍵路徑延時分析； 可使用 SignalTapⅡ邏輯分析工具進行嵌入式的邏輯分析； 支持軟件源文件的添加和創(chuàng)建，并將它們連接起來生成編程文件； 使用組合編譯方法可一次完成整體設(shè)計流程； 自動定位編譯錯誤； 高效的期間編程與驗證工具； 可讀入標準的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件、和 Verilog 網(wǎng)表文件； 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； 仿 真結(jié)果 整體仿真 對電路整體進行仿真，得出如下仿真波形圖 51。 VHDL 語言的特殊性，不能在一個結(jié)構(gòu)中用兩個不同的動作使其賦值。另外兩路開關(guān)，其中一路用于啟動指示和啟動 /停止輸出信號給 CPLD 芯片的 I/O 口。電源又 ADDC開關(guān)電源供電。 Kmmoney2 用于判斷 timecount 和 clkout 的值，當其為 1 時，總費用加 1。當記錄距離達到 3km 后， enable 信號為1，開始進行每公里收費。通過對 sp 信號的判斷，當 sp=0，開始記錄時間。通過對 clkout 信號的計數(shù)，可以計算行駛的距離 kmcount。 出租車計費器主要模塊設(shè)計 速度模塊 速度模塊首先根據(jù) start 信號判斷是否開始計費，然后根據(jù)輸入的速度檔位 sp 的判斷，確定行駛 100m 所需要的時鐘數(shù)，每前進 100m，輸出一個 clkout 信號。一個 timecount 脈沖相當于等待的時間達到了時間計費的長度。 計時模塊：在汽車啟動后，當遇到顧客等人或紅燈時，出租車采用計時收費的方式。其他寄存器和計數(shù)器等繼續(xù)保持為 0。 出租車計費器的總體設(shè)計 出租車計費標準 計費標準為起步 3元，車行 3 公里后為 元 /公里，當計費達到 20 元后，每公里加收 50%的車費，車停止每 3 分鐘增加 元。除此之外， VHDL 并不十分關(guān)心一個具體邏輯依靠何種方式實現(xiàn)，而是把開發(fā)者的精力集中到邏輯所實現(xiàn)的功能上。 PLD 的總體結(jié)構(gòu)（以MAX7000 為例，其他型號的結(jié)構(gòu)與此都非常相似 見圖 21） : 圖 21 CPLD 基本結(jié)構(gòu) CPLD 的特點 3 Speed 模塊 Time 模塊 Kilometers 模塊 Kmmoney 模塊 總費用 總里程 Reset Sp Start CPLD 具有 編程 靈活、集成度高、設(shè) 計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標準產(chǎn)品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應用于產(chǎn)品的 原型設(shè)計 和產(chǎn)品生產(chǎn) (一般在 10,000 件以下 )之中。 [7] CPLD 的結(jié)構(gòu)與特點 CPLD 主要是由可編程邏輯 宏單元 圍繞中心的可編程互連 矩陣 單元組成。 、 VHDL 介紹 CPLD 現(xiàn)狀及發(fā)展 2 20 世紀 70 年代，最早的 可編程邏輯器件 —— PLD 誕生了。 本文的主要工