【正文】 要求測量相位差的絕對差小于或等于 20。 根據(jù)以 上設(shè)計思想， FPGA 數(shù)據(jù)采集電路 [19]可設(shè)計成五個模塊，分別是：時鐘信號分頻模塊、測量控制信號發(fā)生模塊、被測信號有關(guān)時間檢測模塊、數(shù)據(jù)鎖存模塊和輸出選擇模塊。數(shù)據(jù)鎖存模塊的作用是：在 LOADA 的上升沿將頻率數(shù)據(jù)鎖存在 DATAA 中，在 CLB的下降沿時將相位差數(shù)據(jù)鎖存在 DATAB 中。（ 超前 ） 讀時刻傳送時間差數(shù)據(jù)，從 da 到 datab Xor39。所以 MCU 要完成的任務(wù)有三個方面：一是從 FPGA 獲得 19 bit 的二進制數(shù)據(jù)，并控制 FPGA 的工作 [23]，二是對所獲得的數(shù)據(jù)進行處理（完全由軟件實現(xiàn)），三是將經(jīng)過處理后的數(shù)據(jù)送給 LED 數(shù)碼管顯示 。它是美國 ATMEL 公司生產(chǎn)的 8 位單片機，它的主要特性有：與 MCS 51 兼容，內(nèi)部集成有 4 KB 可編程 Flash 存儲器。可編程串行通道；低功耗的閑置和掉電模式；片內(nèi)含振蕩器和時鐘電路。由于外部時鐘方式用于多片單片機組成的系統(tǒng)中，所以此處選用內(nèi)部時鐘方式。最簡單的復(fù)位電路如上圖 10 所示。這樣構(gòu)成的最小系統(tǒng)簡單東華理工大學長江學院畢業(yè)設(shè)計（論文） 硬件電路設(shè)計 15 可靠，其特點是沒有外部擴展，有可供用戶使用的大量的 I∕ O線。在不接片外存儲器與不擴展 I/O 時，可作為準雙向輸入 /輸出接口。 可用作定時器/計數(shù)器 2 的計數(shù)脈沖輸入端 T2； 可用作定時器 /計數(shù)器 2的外部控制端 T2EX。單片機的振蕩器在工作時，該引腳上出現(xiàn)持續(xù)兩個機器周期的高電平就可實現(xiàn)復(fù)位操作，使單片機回復(fù)到初始狀態(tài)。在設(shè)計中充分利用單片機具有較強的運算能力和控 制能力這一特點，使用單片機的 P0 口、 P2 口及 P1 . 0 、 P1 . 1 、 P1 . 2 接收 FPGA 送來的對應(yīng)于被測輸 入 信號的周期、相位差的 19 bit 二進制數(shù)據(jù)．并在單片機內(nèi)部完成對這 19 bit 二進制數(shù)據(jù)的處理及相關(guān)運算。另外，在設(shè)計中使用了單片機串口 RXD ，將有待顯示信息送給顯示模塊顯示。為了達到所要求的精度，在計算時為了保證不丟失數(shù)據(jù)，就采用了擴大數(shù)據(jù)倍數(shù)，定點取數(shù)的方法。 數(shù)據(jù)顯示電路 LED 顯示器 常用的顯示器件有： CRT 顯示器、 LCD 顯示器、 LED 顯示器；常用的 LED 顯示器有 LED 發(fā)光二極管、 LED 七段顯示器（俗稱數(shù)碼管）和 LED 十六段顯示器。當顯示某一字時，該東華理工大學長江學院畢業(yè)設(shè)計（論文） 硬件電路設(shè)計 19 位的各字段線和字位線的電平不變，也就是各字段的亮滅狀態(tài)不變。 動態(tài)顯示是一位一位地輪流點亮各位數(shù)碼管，這種逐位點亮顯示器的方式稱為位掃描 。 表二 數(shù)碼管的編碼表 顯示數(shù)碼 段碼 顯示數(shù)碼 段碼 0 88H 8 08H 1 0EBH 9 09H 2 4CH A 0A 3 49H B 38H 4 2BH C 9CH 5 19H D 68H 6 18H E 1CH 7 0CBH F 1EH 東華理工大學長江學院畢業(yè)設(shè)計（論文） 硬件電路設(shè)計 20 顯示電路設(shè)計 系統(tǒng)硬件電路中單片機 MCU 與 FPGA 進行數(shù)據(jù)交換時占用了 P0 口、 P2 口和 P1 . 0 、 P1 . 1 、 P1 . 2 ，因此，我們采用 LED 數(shù)碼管靜態(tài)顯示的方式。設(shè)計出的顯示模塊電路圖如圖 15 所示。在本設(shè)計中取變壓器變壓比例為 110： 4。 D1 ～ D4～ 220V 50HZT1RL 整流 電路 AC220V UI U0 變壓 器 濾波 電路 穩(wěn)壓 電路 圖 16 直流電源方框圖 圖 17 單相橋式整流電路 東華理工大學長江學院畢業(yè)設(shè)計（論文） 硬件電路設(shè)計 22 其原理如下： 設(shè)變壓器副邊電壓 u2=√ 2U2sinwt, U2為有效值。 這樣，由于 D D3 和 D D4 兩對二極管交替導(dǎo)通，至使負載電阻 RL上在 u2的整個周期內(nèi)都有電流流過，而且方向不變，輸出電壓 u0=｜ √2U 2sinwt｜。具體設(shè)計電路如下圖 18 所示。 當 RLC=（ 3～ 5） T/2 時，輸出電壓平均值 UO（ AV） ≈ U2 為了獲得較 好的濾波效果，在實際電路中，應(yīng)選擇濾波電容的容量滿足 RLC=（ 3～5） T/2 的條件。為了獲得穩(wěn)定的電壓，必須采取穩(wěn)壓措施。 (2) 穩(wěn)壓電路工作原理 當 UI減小或負載電阻減小時， U0有下降趨勢，則穩(wěn)壓過程如下： UI↓→ U0↓→ UB3↓→ UBE3↓→ UC3↑→ UB2↑→ UB1↑→ UCE1↓→ U0↑ 當 UI增大或負載電阻增大 時， U0有升高趨勢，則穩(wěn)壓過程與上述過程相反。 本 系統(tǒng)工作 共經(jīng)過了以下過程：信號的輸入、輸入信號波形的轉(zhuǎn)換、 FPGA采集轉(zhuǎn)換信號、單片機控制數(shù)據(jù)的采集和 控制 數(shù)據(jù)的輸出 顯示。通過本次設(shè)計，我學會了很多 ，也明白了許多，并且 通過此設(shè)計，對本人的設(shè)計能力方面有了更深一步的提高。 同時也還要感謝 我 的母校 東華理工大學 對我的培養(yǎng)和教育 。 東華理工大學長江學院畢。 最后，在即將走向社會，走上自己的工作崗位的我，要腳踏實地的工作 ，端正自己的作風，實現(xiàn)自我。 東華理工大學長江學院畢業(yè)設(shè)計（論文） 致謝 28 致 謝 時間到了大四最后一學期，在這短短的時間里，在 各位 老師的 共同 關(guān)心 輔導(dǎo)之下， 我 終于 順利 完成了 本 畢業(yè)設(shè)計的硬件設(shè)計和論文的寫作。 而且 系統(tǒng) 還 具有較高的測量精度， 若 從穩(wěn)定性等方面加以改進，可進一步應(yīng)用于實際系統(tǒng)中。 圖 20 直流穩(wěn)壓電源整體電路 TRANSTransIN IND1 4007 D2 4007D3 4007 D4 400722KR1510R5300R4D5 LED11000uFC1T1 9014T2 9013T3 90131KR210uFC11KR3D6 3V622KRL470uFC3OUT OUTIN1 IN25V7V GND1 2P1 Header 21 2P2 Header 2IN1 IN2 5V7V GND東華理工大學長江學院畢業(yè)設(shè)計（論文） 整機電路原理 25 4 整機電路 系統(tǒng)總體原理電路圖 21 所示： 圖 21 系統(tǒng)總電路圖 123J5 CON310KΩR1510ΩR210KΩR3100ΩR44 523 121U1ALM3397612U1B LM3395vAIN BIN10KΩR5510ΩR6100ΩR710KΩR9VCCVCC10KΩR8+5v12345678RST91011121314151617XTAL218XTAL119VSS202122232425262728PSEN29ALE/PROG30EA/VPP313233343536373839VCC40U089C51R010μFC1S3VCCC2 C3CR 12MS1 S2 ALE RXD TXDCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U1SN74LS164NCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U2SN74LS164NCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U3SN74LS164NCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U4SN74LS164NCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U6SN74LS164NCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U7SN74LS164NCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U8SN74LS164NCOM1R12R23R34R45R56R67R78R89RP1COM1R12R23R34R45R56R67R78R89RP2COM1R12R23R34R45R56R67R78R89RP3COM1R12R23R34R45R56R67R78R89RP4COM1R12R23R34R45R56R67R78R89RP6COM1R12R23R34R45R56R67R78R89RP7COM1R12R23R34R45R56R67R78R89RP8SN45VCCVCCVCCCLR9CLK8A1B2QA3QB4QC5QD6QE10QF11QG12QH13VCC14GND7U0SN74LS164NCOM1R12R23R34R45R56R67R78R89RP0RXD TXDSN45VCCAINBINALECLKACLKBCLKFD[0...18]RESLFENDSELFPGA123440MHzf9g10e1d2K3c4DP5b6a7K8D0f9g10e1d2K3c4DP5b6a7K8D1f9g10e1d2K3c4DP5b6a7K8D2f9g10e1d2K3c4DP5b6a7K8D3f9g10e1d2K3c4DP5b6a7K8D4f9g10e1d2K3c4DP5b6a7K8D5f9g10e1d2K3c4DP5b6a7K8D6f9g10e1d2K3c