【正文】 P 2 10 k Ω 8123456789J3123456789J1V C CV C CV C C10 k Ω 810 k Ω 8D S E LT e x tP 00P 01P 02P 03P 04P 05P 06P 07P 20P 21P 22P 23P 24P 25P 26P 27R X DT X DA L E / PP S E NP 10P 11P 12P 13P 14P 15P 16P 17I N T 1I N T 2T1T0 E A / V PX1X2R E S E T R D W DA T 89 C 5 1P P X1X2U1 圖 35 MCU 電 路圖 顯示模塊 設(shè)計(jì) 在單片機(jī)系統(tǒng)中，通常使用八段單字節(jié)數(shù)碼顯示器來顯示各種數(shù)據(jù)或符號。這種顯示方式的優(yōu)點(diǎn)是 占用機(jī)時(shí)少，顯示穩(wěn)定可靠 [4]。實(shí)踐證明，該顯示模塊具有較高的可靠性，其電路圖如圖 36 所示 。 表 33 共陰極 LED 數(shù)碼管的段碼表 顯示數(shù)碼 0 1 2 3 4 5 6 7 8 9 段碼 3FH 06H 5BH 4FH 66H 6DH 7DH 07H 7FH 6FH 顯示數(shù)碼 A B C D E F . 熄滅 段碼 77H 7CH 39H 5EH 79H 7EH 40H 80H 00H XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測量儀的設(shè)計(jì) 20 4 系統(tǒng) 軟件設(shè)計(jì) 系統(tǒng)的軟件設(shè)計(jì)包括 FPGA 的 Verilog HDL 程序設(shè)計(jì)以及 MCU 的匯編語言程序設(shè)計(jì)。 c l k ac l a ( e n a )c l k b ( 滯 后 )c l r( c l k a ) X O R ( c l k b )c l k b ’ ( 超 前 )( c l k a ) X O R ( c l k b ’ )d a 計(jì) 數(shù)清 零d a ( 同步 于c l k f )該 時(shí) 刻 傳 送 周 期 數(shù) 據(jù) ， 從 d a到 d a t a a 且 以 c l r 取 反 后 的 信號 為 使 能 信 號 該 時(shí) 刻 傳 送 時(shí) 間 差 數(shù) 據(jù) ， 從 d a 到 d a t a b該 時(shí) 刻 傳 送 時(shí) 間 差 數(shù) 據(jù) ， 從 d a 到 d a t a b圖 41 FPGA 的工作時(shí)序圖 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測量儀的設(shè)計(jì) 21 FPGA芯片內(nèi)部電路框圖 根據(jù)以上設(shè)計(jì)思路，我們可以得出， FPGA 的數(shù)據(jù)采集電路可以分為以下幾個模塊： 時(shí)鐘信號分頻模塊、測量控制信號發(fā)生模塊、被測信號有關(guān)時(shí)間檢測模塊、數(shù)據(jù)寄存器模塊、 19 位加 1計(jì)數(shù)器模塊、二選一數(shù)據(jù)選擇器模塊。 其主要模塊有： 1. 對輸入的 40MHZ 時(shí)鐘脈沖進(jìn)行四分頻，得到我們所需要的 10MHZ 信號。 input d,cp,set,reset。end else if (reset) begin q=0。 圖 44 19 位計(jì)數(shù)器模塊 module count19(out,reset,clk)。 always(posedge clk) begin if (reset) out=0。 output [18:0] out_data。 always (posedge cp or posedge en) begin if(en) out_data=0。二選XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測量儀的設(shè)計(jì) 24 一數(shù)據(jù)選擇器的選擇信號來自 FPGA 和 MCU 之間的握手信號 FEN 和 DSEL，為了實(shí)現(xiàn)這個功能，系統(tǒng)中還應(yīng)該包含 3個 19 位的數(shù)據(jù)寄存器，分別存放數(shù)據(jù) dataa、datab、 data。 input [1:0] dsel,fen。 else data=null。 開 始系 統(tǒng) 初 始 化從 F P G A 讀 取 周 期 和 時(shí) 間 差 數(shù) 據(jù)計(jì) 算 頻 率 和 相 位 差鍵 盤 處 理送 數(shù) 顯 示 圖 47 主程序流程圖 讀取數(shù)據(jù)流程 單片機(jī)從 FPGA 中讀取兩種數(shù)據(jù)：一種是待測信號的周期 T，另一種是待測信號的相位差所對應(yīng)的時(shí)間差 ?T ，它們都是 19 位 無符號的二進(jìn)制數(shù)據(jù)。由于在 FPGA 中已經(jīng)計(jì)算出兩路信號的時(shí)間差，所以在單片機(jī)中要按照公式 3600)/( ?? TT?? 來計(jì)算出兩路信號的相位差，單位是 176。該程序的流程框圖如圖 412 所示。該設(shè)計(jì)充分發(fā)揮了各模塊的特點(diǎn)及其優(yōu)勢 ， 使 系統(tǒng)的整體性能得到提高，而且能夠很好地滿足該設(shè)計(jì)的任務(wù)要求。在此期間， XXX 老師給我了很多的寶貴意見和建議， 無論是材料的搜集，論文的撰寫、修改和最后的定稿都傾注了劉老師的心血。 感謝 XX 大學(xué)電氣工程及自動化學(xué)。 我發(fā)自內(nèi)心的感謝她在學(xué)業(yè)指導(dǎo)及各方面所給予我的幫助，并且十分慶幸自己能夠在人生的這個重要階段遇到了她。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測量儀的設(shè)計(jì) 30 致 謝 在 論文 完成之際，我 的心中充滿了成功的喜悅。該設(shè)計(jì)充分地利用了 FPGA的高集成度、豐富的 I/O 口資源、可現(xiàn)場在線編程、系統(tǒng)穩(wěn)定可靠等優(yōu)點(diǎn)；而且，單片機(jī)具有很好的運(yùn)算處理控制能力。 入 口出 口裝 入 乘 數(shù) 和 被 乘 數(shù) 到 內(nèi) 存做 乘 法 T θ 3 6 0 0裝 入 除 數(shù) 和 被 除 數(shù) 到 內(nèi) 存做 除 法二 進(jìn) 制 數(shù) 據(jù) 轉(zhuǎn) 換 為 壓 縮 B C D 碼壓 縮 B C D 碼 轉(zhuǎn) 換 為 單 字 節(jié) B C D 碼存 入 數(shù) 據(jù) 到 顯 示 緩 沖 區(qū) 7 8 H 7 E H 圖 410 計(jì)算相位差的程序流程圖 顯示程序流程 計(jì)算出來的頻率值和 相位差值要顯示出來我們才能看見，故此還需要顯示模塊，即單片機(jī)通過顯示模塊將信息處理并送到顯示電路顯示出來，它的程序流程圖如圖 411 所示。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測量儀的設(shè)計(jì) 26 入 口發(fā) 送 周 期 選 通 信 號 f e n = 1 、 d s e l = 0讀 入 周 期 數(shù) 據(jù) 并 存 入 緩 沖 區(qū)禁 止 F P G A 釋 放 數(shù) 據(jù) f e n = 0發(fā) 送 時(shí) 間 差 選 通 信 號 f e n = 1 、 d s e l = 1讀 入 時(shí) 間 差 數(shù) 據(jù) 并 存 入 緩 存 區(qū)禁 止 F P G A 釋 放 數(shù) 據(jù) f e n = 0出 口 圖 48 讀取周期、時(shí)間差數(shù)據(jù)的流程圖 計(jì)算頻率流程 MCU 從 FPGA 讀取信號的周期數(shù)據(jù)后，按照公式 Tf /10 00 000 0? 計(jì)算信號的頻率，單位是 HZ，其流程圖如圖 49所示。 MCU 的匯編語言程序設(shè)計(jì) MCU 的主程序流程 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測量儀的設(shè)計(jì) 25 單片機(jī)從 FPGA 中讀取被測信號的周期和相位差所對應(yīng)的時(shí)間差數(shù)據(jù)，并在單片機(jī)內(nèi)部進(jìn)行相關(guān)的計(jì)算，然后送給顯示模塊，實(shí)現(xiàn)被測信號的頻率和相位差的顯示。 always (dataa or datab or dsel or fen) begin if(fen=1) when (dsel=0) data=dataa。 output data。 end endmodule 5. 利用一個二選一數(shù)據(jù)選擇器完成有選擇的將數(shù)據(jù) dataa 或 datab 送到 FPGA的輸出端 data。 input cp,en。 end endmodule 4. 利用兩個 19位寄存器分別存放得到的待測信號的周期數(shù)據(jù) dataa和相位差對應(yīng)的時(shí)間差數(shù) 據(jù) datab，以便二選一數(shù)據(jù)選擇器進(jìn)行數(shù)據(jù)調(diào)用。 output [18:0] out。end end endmodule 3． 19 位的加 1 計(jì)數(shù)器完成對 clk 的計(jì)數(shù)，以便分別得到待測信號的周期數(shù)據(jù)dataa 和相位差對應(yīng)的時(shí)間差 數(shù)據(jù) datab。 reg q。設(shè)置 Q 為輸出端口信號，滿足 Q=1 時(shí)，表示信號 A超前信號 B；反之，當(dāng) Q=0 時(shí)，信號 A滯后信號 B。 FPGA芯 片內(nèi)部的邏輯電路框圖如圖 42所示。 FPGA的工作時(shí)序 FPGA 的工作時(shí)序如圖 41所示 。在系統(tǒng)的顯示模塊中， 74LS164 的連接方式為：輸出引腳 Q0Q7 分別接在 LED 數(shù)碼管的 a、 b、 c、 d、 e、 f、 g和 dp 引腳，并且 Q7 接下一個 74LS164 芯片的 A、B 兩端，時(shí)鐘信號 CLK 連接單片機(jī)的 TXD 端，第一個芯片的 A、 B 端接單片機(jī)的RXD 端。這種顯示方式不僅 可以得到較為簡單的硬件電路，而且可以得到穩(wěn)定的數(shù)據(jù)輸出顯示。本設(shè)計(jì)采用的是 LED 數(shù)碼管靜態(tài)顯示方式。 P3 口 為 8 位準(zhǔn)雙向 I/O口，內(nèi)部具有上拉電阻，它是雙功能復(fù)用口，每個引腳可驅(qū)動 4個 TTL 負(fù)載。用作輸入時(shí)，先將引腳置 1，由內(nèi)部上拉電阻將其提高到高電平。 P1口： 1~8 腳為 ~ 輸入 /輸出引腳。 系統(tǒng)硬件 電路中 FPGA 和MCU 進(jìn)行數(shù)據(jù)交換時(shí)占用了 P0口、 P2口、和 、 、 ，其引腳功能如下所示。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測量儀的設(shè)計(jì) 18 1 2 3 4 5 6ABCD654321DCBAT i t l eN um be r R e v i s i onS i z eBD a t e : 11 M a y 20 12 S he e t of F i l e : D : \ P R O T E L _9 9 _S E _C N \ E X A M P L E S \M yD e s i gn .dd bD r a w n B y :R1R2C22 μ FSR E S E T A T 89 C 5 1V C CGND 圖 33 上電 / 按鍵手動復(fù)位電路 片內(nèi)振蕩電路 輸出端要接晶體振蕩器與電路構(gòu)成的穩(wěn)定的自激振蕩器，最常見的接法如圖 34所示。為了提高 MCU 的 I/O口帶負(fù)載的能力，本設(shè)計(jì)中加入了 3個上拉 排電阻。 該器件采用 Atmel 高密度非易失存儲器制造技術(shù)，與工業(yè)標(biāo)準(zhǔn)的 MCS51 指令集和輸出管腳相兼容。單片機(jī)完成對 FPGA 的控制，使 FPGA 按照單片機(jī)的要求通過 19根 I/O 連接線分別發(fā)送被測輸入信號的周期和相位差所對應(yīng)的時(shí)間差的數(shù)據(jù)。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測量儀的設(shè)計(jì) 16 圖 32 FPGA 與單片機(jī)的連接圖 從 FPGA 中獲得的數(shù)據(jù)要通過 19 位 數(shù)據(jù) 接口送到單片機(jī)中，其引腳端口對應(yīng)的關(guān)系如表 31 所示 。 為了進(jìn)一步提高測量精度，同時(shí)便于計(jì)算，我們采用 10MHZ 的矩形波信號作為 FPGA 數(shù)據(jù)采樣的信號。時(shí)鐘自舉電路提供了一個時(shí)鐘乘法器，可以很容易的實(shí)現(xiàn)時(shí)域邏輯乘法，并減少資 源的使用。 2. 低功耗和多電壓 I/O 接口 該器件的核心電壓為 供電，功耗小，支持高電壓 I/O 接口，引腳可以與 、 、 5V 電壓器件兼容，并且可以進(jìn)行擺率控制和 漏極開路輸出。當(dāng)輸入的正弦信號電壓大于NU 時(shí)，輸出電壓等于 ?TU ；當(dāng)輸入的正弦信號電壓小于 NU 時(shí)，輸出電壓等于?TU 。因?yàn)檎答伒淖饔?，它的門限電壓隨著輸出電壓 0U 的變化而改變 。 在相位差測量過程中，不允許兩路被測信號在整形后 發(fā)生相對相移，或者應(yīng)該使得兩路被測信號在整形輸入電路中引起的附加相移是相同的。 輸入 模塊 設(shè)計(jì) 而被測信號是周期相同，幅度和相位不同的兩路正弦信號，所以為了準(zhǔn)輸入電路起到波形變換及整形的作用。 由于單片機(jī)具有較強(qiáng)的運(yùn)算、控制能力，因此，我們 使用單片機(jī)最小系統(tǒng)完成讀取 FPGA 的數(shù)據(jù)，并根據(jù)所讀取的數(shù)據(jù)計(jì)算待測信號的頻率及兩路同頻信號之間的相位差，同時(shí)通過功能鍵切換，由顯示模塊可以